数电实验报告Quartus II使用练习——二进制加法器设计.docx

专业：_姓名：_学号：_日期：_地点：_实验报告课程名称： 数字电子技术基础实验 指导老师： 成绩： 实验名称： quartus ii使用练习二进制加法器设计 实验类型： 基本训练实验 同组学生姓名： 一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）四、操作方法和实验步骤五、实验数据记录和处理六、实验结果与分析（必填）七、讨论、心得一、实验目的1.熟悉quartus ii软件的使用。2.掌握逻辑功能的vhdl描述和原理图描述的方法。3.进一步掌握4位串行进位二进制加法器的设计方法。4.掌握用仿真波形验证电路功能的方法。二、实验原理4位串行进位二进制全加器的工作原理4为串行进位二进制全加器的工作原理如图所示，它以1位二进制全加器的设计为期初，将4个1位二进制全加器串接即可构成4位二进制全加器。因此，可以采用层次化方法设计，顶层采用原理图描述，底层采用vhdl描述，充分发挥原理图描述的直观性和hdl的灵活性。三、主要仪器设备1.计算机四、实验内容1.用原理图方式描述4位全加器的功能；2.用vhdl语言描述1位二进制全加器的功能；3.通过波形仿真验证4位全加器的功能。五、实验结果1.设计一个4位串行进位加法器用vhdl语言表示：library ieee;use ieee.std_logic_1164.all;entity adder is- altera_io_begin do not remove this line!port(a : in std_logic;b : in std_logic;ci : in std_logic;co : out std_logic;s : out std_logic);- altera_io_end do not remove this line!end adder;architecture adder_architecture of adder isbegins=a xor b xor ci;co=(a and b)or(a and ci)or(b and ci);end adder_architecture;按照4位串行进位二进制全加器的工作原理可以绘制成如下的原理图：检验正确后通过波形仿真得到下图（波形过长只取部分，全部波形见4adder文件夹内波形文件）：由图可见能满足4为二进制全加器的功能要求。六、拓展内容只采用vhdl语言描述实现4位串行进位二进制加法器：首先用vhdl语言编写一位二进制加法器：library ieee;use ieee.std_logic_1164.all;entity adder1 is- altera_io_begin do not remove this line!port(a : in std_logic;b : in std_logic;c : in std_logic;s : out std_logic;ci : out std_logic);end adder1;architecture adder1_architecture of adder1 isbegins= a xor b xor c;ci a(0),b= b(0),c= c0,ci= c1,s= s(0);u2 : adder1 port map ( a= a(1),b= b(1),c= c1,ci= c2,s= s(1);u3 : adder1 port map ( a= a(2),b= b(2),c= c2,ci= c3,s= s(2);u4 : adder1 port ma