EDA课程设计--数字时钟的设计.doc

eda 课程设计论文 第 1 页 共 20 页 课程设计（论文）任务书课程设计（论文）任务书 专业班级： 学生姓名: 指导教师（签名）： 一、课程设计（论文）题目一、课程设计（论文）题目 数字时钟 二、本次课程设计（论文）应达到的目的二、本次课程设计（论文）应达到的目的 课程设计（论文）是实践教学环节的重要组成部分，其目的是通过对相关理论知识 的应用和对相关软件的实际操作，使学生能过更好地掌握课程内容以及相关编程的 基本技能，以更有效地达到教学目的，提高学生的专业素质。 三、本次课程设计（论文）任务的主要内容和要求（包括原始数据、技术三、本次课程设计（论文）任务的主要内容和要求（包括原始数据、技术 参数、设计要求等）参数、设计要求等） 要求: 课程设计（论文）要求学生在认真复习教材的基础上，查阅相关资料、认真 阅读相关的设计要求，独立按时完成任务；课程设计的说明书、论文要求简洁、通 顺、计算正确，程序完整、清楚、规范。 主要内容: 数字时钟的基本信息： 1、能够显示 1/10 秒、秒、分、时，数码管采用分时复用，有清零按健、 停止/开始按键。 2、熟练掌握各种计数器的使用，能用计数器构成十进制、六十进制、十 二进制等所需进制的计数器。 3、能用低位的进位输出构成高位的计数脉冲。 四、应收集的资料及主要参考文献：四、应收集的资料及主要参考文献： 可编程逻辑器件原理、开发与应用 赵曙光 五、审核批准意见五、审核批准意见 教研室主任（签字）教研室主任（签字） eda 课程设计论文 第 2 页 共 20 页 目 录 一、数字时钟设计的背景一、数字时钟设计的背景2 二、数字时钟设计的目的二、数字时钟设计的目的2 三、数字时钟的功能三、数字时钟的功能.3 四、数字时钟的设计四、数字时钟的设计.3 1设计思路3 1.1 数字时钟控制器的输入输出总体框图3 1.2 数字时钟控制器的总体设计框图.3 2. 方案论证.4 2.1 数字钟设计方案论证4 3. 单元模块设计部分.4 3.1 时钟分频模块.4 3.2 时分秒计时控制电路模块.6 3.3 译码显示模块15 4. 系统仿真.16 4.1 数字钟仿真图16 4.2 数字钟原理图.17 五、课程设计总结五、课程设计总结.19 eda 课程设计论文 第 3 页 共 20 页 一、数字时钟设计的背景一、数字时钟设计的背景 本学期我们完成了eda 技术基础课程的学习，相应的已经学习了有关的硬 件语言：vhdl 语言，通过课程学习过程中理论与实践的结合，已经对应用 vhdl 语言和 eda 技术来设计电路有一些了解。 二、数字时钟设计的二、数字时钟设计的目的目的 1.掌握多级计数器级联的原理和其设计方法； 2.掌握多个数码管显示的原理与方法； 3.掌握用 fpga 技术的层次化设计方法； 4.进一步掌握用 vhdl 硬件描述语言的设计思想，熟练的用原理图方式或 vhdl 语言设计各种进制的数字计数器（6 进制、10 进制、12 进制）； 5.了解有关数字系统的设计。 三、数字时钟的功能三、数字时钟的功能 1.能显示 1/10 秒、秒、分、时，能以 12h 循环计数。 2.精度是 0.1 秒。 3.具有系统清零、暂停系统并使系统重新工作的功能。 4 可以进行调时调分调秒的功能扩展。 四、数字时钟的设计四、数字时钟的设计 1设计思路 基于 vhdl 语言，用 top_down 的思想进行设计。 1.1 数字时钟控制器的输入输出总体框图 eda 课程设计论文 第 4 页 共 20 页 clk 时钟输入 clrn(清零端)七段数码管的输入 （开始停止信号） start/stop 1.2 数字时钟控制器的总体设计框图 clrn(清零端) 置“1” start/stop clk 2. 方案论证 2.1 数字钟设计方案论证 十进制计数器、六进制计数器、二进制计数器以及由此级联成的六十进制计数 器、十二进制计数器构成数字时钟的计数部分；输入 25mhz 的时钟经分频器产 生 100hz 的时钟进入计数器电路； 对于停止开始的控制部分功能的实现有两种方案：方案一 有普通门电路连 接计数器的 clrn、ldn 和 en，使其分别为“1” 、 “1”和“0” ，则有各计数器真 值表可知输出 q 值不变，从而实现该功能。方案二 输入一个由 t 触发器构成 的控制时钟，来实现该功能。本设计采用的是方案二。 数字时钟数字时钟 控制器控制器 t 触发器 译译 码码 模模 块块 与与 门门 时时 分分 秒秒 计计 时时 控控 制制 电电 路路 分频器 eda 课程设计论文 第 5 页 共 20 页 3. 单元模块设计部分 单元设计模块分为三大部分：时钟分频模块，时分秒计时控制电路模块和译码 显示模块。 3.1 时钟分频模块 如图 3.1 所示： 图 3.1 程序如下： library ieee; use ieee.std_logic_1164.all; entity div is port(clr,clk: in bit;q: buffer bit); end div; architecture a of div is signal counter:integer range 0 to 12499; begin process(clr,clk) begin if (clk=1 and clkevent) then if clr=1 then counterqqqqqqqqqqq=“0000000“; end case; end process; end one; 其仿真波形如下： eda 课程设计论文 第 17 页 共 20 页 4. 系统仿真 4.1 数字钟仿真图 4.2 数字钟原理图 如图 4.2 所示： eda 课程设计论文 第 18 页 共 20 页 eda 课程设计论文 第 19 页 共 20 页 五、课程设计总结五、课程设计总结 通过对数字时钟的设计，我对 vhdl 语言有了更深层次的了解。多级计数器级联 的原理和其设计方法基本掌握了多级计数器级联的原理和其设计方法；并对 fpga 技术的层次化设计方法有了初步的掌握；加深了用 vhdl 硬件描述语言的设 计思想和有关数字系统的设计的理解，能够用原理图方式或 vhdl 语言设计各种 进制的数字计数器（6 进制、10 进制、12 进制） 。 eda 课程设计论文 第 20 页 共 20 页 参考文献：参考文献： 王文虎 李赛斯 伍宗福 蒋冬初 田学军 黎福海 方 宁 编著eda 技术基础 ，湖南大学 出版社.2008 廖裕评 陆瑞强 编著cplda 数字电路设计使用 ma