电子技术-设计制作-电机转速检测仪（数字频率计）的设计制作.doc

电机转速检测仪（数字频率计）的设计制作 指导老师： 学生： 一 设计任务和要求各种电机在工业得到广泛应用，为了能方便的对电机进行控制、监视、调速，有必要对电机的转速进行测量，从而提高自动化程度。同时电路能扩展其应用功能，具有测量频率的功能，因此对电路提出以下基本要求：1 对电机转速进行测量，并数字显示，采样单位为每秒几转。2 电机转速一般每秒不超过100转，采用2位十进制已经足够（既2个数码管），但是考虑到此电路有其他用途，所以仍采用四位数码管，最大可以计数4位十进制，同时可以升级为频率计使用。3 转速测量误差每秒不超过一圈，内部时钟稳定度每天不超一秒。4 电路原理要求简单，便于制作调试，元件成本低廉易购。二 总体方案设计1设计思路（1）利用光电开关管做电机转速的信号拾取元件，在电机的转轴上安装一圆盘，在圆盘上挖一小洞，小洞上下分别对应着光发射和光接受开关，圆盘转动一圈既光电管导通一次，利用此信号做为脉冲计数所需。 （2）计数脉冲通过计数电路进行有效的计数，按照设计要求每一秒种都必须对计数器清零一次，因为电路实行秒更新，所以计数器到译码电路之间有锁存电路，在计数器进行计数的过程中对上一次的数据进行锁存显示，这样做不仅解决了数码显示的逻辑混乱，而且避免了数码显示的闪烁问题。 （3）对于脉冲记数，有测周和测频的方式。测周电路的测量精度主要受电路系统的脉冲产生电路的影响，对于低频率信号，其精度较高。测频电路其对于正负一的信号差比较敏感，对于低频率信号的测量误差较大，但是本电路仍然采用测频方式，原因是本电路对于马达电机转速精度要求较低，本电路还有升级为频率计使用，而测频方式对高频的精度还是很高的。（4）显示电路采用静态显示方法，由于静态显示易于制作和调试，原理也较简单，所需元易于购买。（5）电路时钟是整个电路的关键，他是整个电路有效工作的核心，负责电路的锁存和清零。其基本思路是：产生频率一秒是时钟，当秒时钟到来时，既上升沿到来时，对锁存电路进行锁存，锁存以后才能对计数器进行清零，锁存和清零间隔要充分小，否则就影响电路的计数准确度。鉴于此，对锁存集成必须采用边沿触发形式的集成，并且计数器应该与锁存同步工作，既都在秒时钟的上升沿触发工作。另外大多的译码器都带有锁存功能，但是他的锁存方式基本上都是电平触发，若设计成电平触发的话，势必会增加电路的复杂度，还不如直接采用边沿琐存的单集成，所以不使用译码器中的锁存电路。时钟实现方法很多，本电路采用晶振电路，已求得高精度的时钟需求。2原理框图 如图下。 译码器锁存器计数器整形电路单稳态时钟电路显示电路 图1三 设计，原理分析1 信号拾取与整形信号拾取基本原理图如下：电路核心由一个光电开关管组成，平时电机转轮静止，发光二极管所发出的光被轮子挡住，所以接收管处于截止状态，1端为高电平。当电机转动一圈，会使接收管导通一次，1端输出一个低电平，1端波形为：在实际电机工作状态中，会受到各方面的干扰，波形会存在许多杂波成分，需要对波形进行处理，处理成符合记计数器所需要的矩型波。波形处理电路有一个施密特触发器组成，如上图。当输入电压逐步升高时，致使vi施密特上vt+，内部触发器发生翻转。当vi逐步下降时，致使vivt-。所以只要vivt+电路就稳定在高电平，这样就有效的防止了杂波的干扰，并使输出得到矩形脉冲，符合了下级计数的需求。典型的施密特其工作波形如下：本施密特触发器选用40106，管脚如下，可以看出内部含有六路同样的施密特触发器，我们只使用其中一组，2 计数电路本电路采用四个同步计数器接成串行工作方式，查数字电路产品资料后，准备采用cd4518，管脚如下图，该ic是一种同步加数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别是输入输出波形和。该计数器是单路系列脉冲输入（1或2脚；9或10脚），4路bcd码输出（36脚；1114脚）。其工作波形如下：cd4518管脚从4518应用手册给出的真值表看出，cd4518有两个时钟输入端cp和en（enable a或b），若用时钟上升沿触发，信号从cp端输入，此时en端接高电平“1”，若用时钟下降沿触发，信号从en端输入，此时cp端应接低电平“0”，不仅如此，清零端（reset）也应该保持低电平“0”，只有满足了这些条件，电路才会处于计数状态。cd4518真值表我们还从真值表里可以得出，利用en端下降沿触发的特点组成n位十进制计数器。从波形分析，当输入端的计数脉冲到第10个时，电路自动复位0000状态，因为4518没有进位功能的引脚，所以应该充分利用第6或14脚输出脉冲的下降沿，利用该脉冲和en端相连，就可以实现电路进位的功能，根据分析结果，电路设计如下：计数脉冲另外从4518波形参数表可查其reset端所需的清零电平宽度在vdd=5v时应该大于250ns，既清零信号宽度应至少大于250ns才能有效的将计数器清零，从测量的准确度要求来看，250ns周期的频率f=1/=1/250=4m，远远大于我们所测量的频率最高值10kh，所以我们至少可以将其运用与小于m级别频率的测量。现在可以得出结果清零信号宽度应大于250ns，以此做为时钟设计电路的参考数据。3 锁存电路锁存集成有电平和边沿触发之分，设计时要充分考虑进去，内部构造大都采用d触发器形式，使用电平或者脉冲方式来触发。而从前面的分析看，本次设计的锁存电路必须采用边沿触发方式的集成电路来实现，因为假如采用电平方式的话，那么在秒脉冲的正半周（既高电平）会使锁存器一直处于导通状态，不能正常显示测量值。因此采用边沿触发就可以在极短的时间内将所需要的数据进行传送，而在其它时间内处于封闭状态。查阅数据集成资料并，发现8d锁存器74ls324正适合要求，这款集成多在计算机电路中运用，而且容易购买，此集成为20脚封装，内部有8个d锁存器，采用两个这样的集成便可以实现4位10进制的的数据传输，它以上升沿作为cp端（即clk）的有效触发，将8个d输入同时打到输出q端，在输出端加有三态驱动，其内部其管脚排列如下右图，内部构造（单个d触发器）如下右图 从此集成参数和真值表（如下），在其（1）脚使能端加上低电平才能有效得使输出端得到所需的数据，其他状态不传送数据，也可从上图分析此（1）脚是控制三态门的，相当于电路的通断开关，只有接低电平，电路才能正常工作。左图可知在满足了oe端低电平的条件下，只有在cp端的上沿到来时间才能使q端有效翻转，达到我们预期设计所需要的边沿触发的要求。但从时钟的角度出发，对374的边沿特性仍然有要求，因为电路要求对锁存器进行锁存以后才能将计数器清零，否则在锁存未稳定前就将计数器清零势必造成显示的错误。我们从374应用手册中给出的数据中可知，在cp端的上升沿到来时，从q端输出延时有1528ns，数据和波形分别如下：时隙极限(ns)测试环境minmaxtplhtphl15192828cl=45pfrl=667因此从cp端的上沿到达时既超过1 .3v电压时，可以使q端翻转，而且能够在至少在28ns以内完成触发器翻转的任务，只要在此时间内计数器不清零就可以使电路正常工作，时钟设计时就可以此为依据。4 译码显示电路市场上比较多见数码显示器件是led数码管，它有亮度高、售价低等特点，非常适合本电路制作。数码管的外形尺寸和内部构造如图所示，电源负端a b c d e f g dp主要参数如下：1.6v4.2v；功耗400mw，工作电流10ma；分共阳共阴两种极性，本电路选用共阴。其引脚按顶视图的（1）脚开始，顺时针读数，（3）脚和（8）脚为公共脚，其中（5）脚为小数点，本电路不做连接。引脚分别如下：g f a b e d c dp10 9 8 7 6 1 2 3 4 5 数码管与配套的驱动集成器件一起工作，通常称为段译码器。查阅译码集成，发现有很多都能与管很好的协调工作，最后确定为cd4543，它是一种中功率器件，在额定5v电压下输出4.5v的最大电压，输出电流达1ma左右，本电路总共需要4块cd4543。管脚排列如下：集成从（2）（5）脚依次输入二进制bcd码的高位到低位，（9）脚15脚输出点燃数码管所需要的二进制电压，(1)端为琐存控制，（7）端位消隐端，（6）端为l6cd用。同时，从原先的设计思路出发，（1）脚锁存端不使用，再结合其真值表，（1）脚需接高电平，而（6）、（7）均需接底电平，满足此要求才能正常工作。译玛器和数码管工作的方式一般有动态扫描和静态驱动两种，前着电路工作原理较为复杂，数码管处于连续依次被点燃状态，利用人眼视觉惰性产生数字显示静态的效果，通常只用两块集成就可以完成译码和显示的工作。而静态工作状态中，数码管持续点燃，在特定时间的更新显示，所以显示无视觉闪烁，而且电路调试简单，本电路考虑到前级74ls324已经锁定数据，因此配合静态工作能很好完成显示的工作，所以本电路选用静态连接。根据管脚分布和译码参数及管脚分布，电路设计如下：5 时钟电路及波形设计根据以上各电路功能模块的需求，时钟电路总共需要产生两路输出信号，一路是频率为1秒的标准矩形脉冲，利用其上沿对锁存器进行锁存，另一路是计数器的清零脉冲，要求脉冲宽度250ns才可以有效得将计数器清零，频率仍然是1秒。而且在锁存以后才可以对计数器进行清零，考虑到锁存在25ns之内完成工作，所以只要电路调试得当，无须再加延时电路，而且从上面设计的方框图可知，矩形脉冲经过一个单稳态电路以后才产生清零脉冲，单稳态集成也存在不可人为的延时存在，所以电路可以正常工作。各部分设计如下：1） 时钟产生电路时钟产生方式很多，可以由各种门电路，环谐振电路，也可以由触发器、555集成构成，左图便是cd4060的应用接线图，（11）和（10）脚内部电路和外围组成典型的石英晶体门振荡电路，产生32.678khz的频率信号进入14级计数器后，在3脚输出2hz的频率方波。c1和c2做频率微调，输出频率主要取决于石英晶体。，谐振可以是电容，晶体。为了电路调试方便，综合条件，采用cmos集成加晶振，晶振采用平常较为多见的时钟晶振，谐振频率为32.786k。查阅数据集成资料，发现cd4046符合各方面的要求，它内部含有14级的二进制串行计数器，可以进行214分频，32.768k谐振频率经过内部14级计数器 214=16372分频后可以得到2hz的精确频率。现在所需要的1秒的时钟，因此2hz的脉冲需在经过一个二分频电路就可以输出准确1秒脉冲。 对于2hz的方波仍然无法让电路正常工作，需要进行2分频才能产生1秒的时钟，因此本电路设计一个jk触发器进行2分频，分频后的方波可以直接用来控制锁存电路的工作。本电路采用cd4027作为2分频的器件，其管脚分布为：从左图可知，内部含有两套相同的jk触发器，（1） 和（2）为输出端，（3）脚为前级时钟输入，（4）和（7）脚分别是更新和复位脚，本电路要将其接低电平，（5）和（6）脚为jk端，需接高电平。从（1）脚输出的信号既是所需要的1hz方波。 2） 单稳态设计从4027第（3）脚输出的方波仍然无法进行正常清零的工作，此脚需要接一单稳态处理后才能进行清零。从前面的设计需求出发，单稳态电路输出的波形宽度至少要达到250ns才能正常清零。查询有关集成库发现cd4528是一种双可重触发单稳态器件，它的管脚及真值表分别如下：cd4528里同样有两组单稳态电路，（1）和（2）是微分定时输入，（3）脚是使能端，（4）和（5）组成与门电路，（5）脚与（4）脚反相，因为此电路只需要一只脚输入端，我们使用（4）脚同相端输入，将（5）脚接高电平即可。（6）和（7）是输出端。根据真值表，需要将第（3）脚即clear脚接高电平，电路接线如下：左图r3和c3组成微分定时，单稳态输出波形宽度为=0.2*r3*c3*(vdd-vss)，本电路由10k和0.01uf组成，输出tw宽度为25us（标准值）,远远满足计数器所需要的250ns的时间宽度。2hz信号从（4）脚输入，250ns方波从第6脚输出至计数器清零端。根据以上分析画出时钟电路总接线图，如下所示：四 制作和调试1） 根据设计所需，列主要器件清单：器件名称：用处及规格数量ic cd 40106整形1ic cd4518计数2ic 74ls374锁存2ic cd4543译码4ic cd4060时钟产生1ic cd40272分频1ic cd4528单稳态1光电开关管1晶振32.768k1led数码显示4除此外电容电组若干，供电电源等未列入清单。2） 利用protel制图并采取手动布线，结果分别见附图（1）附图（2）。严格按所电路设计实施制作，力求一次成功。但在制作调试过程中仍遇到很大的困难。调试过程记录如下：(a)数码显示错误测量电压发现数码段显示错误，比如目标显示5，而实际显示3，分别测量数码管的f端和b端，发现管脚在制作印刷电路板f脚和b脚换位，以至产生此错误，互换后正常。(b)数码显示高低位数错误这是在设计初期没有想到的问题，protel布线后出来应该是反面辅铜板的线路，在制作时就非常注意这个问题。但是数码管排列成一字形后，没有考虑到高位在左边，低位在右边的问题，所以造成观察数据要倒着看。若直接改变译码器到数码管之间的引线，势必回造成大面积改线，于是从计数器如手，将计数器的引线重新更改，信号计数脉冲从原先的高位引入，其它依次向后推。改后显示正常。(c)无法更新显示也就是在脉冲的上沿到来时，锁存器没有被触发，无法传递数据。检查cd4027（1）脚电压，发现没有秒脉冲，也就是说就没有高电平的上沿，当然锁存器也就无法得到触发脉冲。再测量cd4060（3）脚电压，发现电压在0.5v到4.6v之间来回抖动，频率在0.5秒左右，说明时钟产生电路完全正常，问题出在cd4027上，仔细检查其电路接线，发现第6脚的辅铜在腐蚀时被截短，将其重接上后恢复正常。(d)时钟电路的调试借助于频率计对cd4060进行测量，为不影响振荡工作，应该选择适当的引脚进行测量，最后选择在7端或者5端进行测量（7端标准频率为2048hz，5端为1024hz）。微调可变电容c2，使7脚（或5脚）输出接近2048hz（或1024hz）。五 电路设计的优缺点分析本电路具有测量精度高，调试制作简单等特点，但还存在许多不足之处有待改进：1 本电路总共使用12块集成，所以存在很大的亢余度，部分集成内部只用了1/6，造成浪费。如显示电路可以采用动态显示的方法，采用一体化的集成既译码锁存计数为一体的集成。2 对转速的