门电路和组合逻辑.ppt

13.1 逻辑代数基础 13.2 分立元件门电路 13.3 逻辑代数基本公式 第 13 章 门电路和组合逻辑电路 13.4 组合逻辑电路的分析和设计 13.5 加法器 13.6 编码器 13.7 译码器和数字显示 13.9 应用举例 一类称为模拟信号，它 是指时间上和数值上的变化 都是连续平滑的信号，如图 (a)中的正弦信号，处理模拟 信号的电路叫做模拟电路。 电子电路中的信号分为两大类： 一类称为数字信号，它 是指时间上和数值上的变化 都是不连续的，如图(b)中 的信号，处理数字信号的电 路称为数字电路。 (b) (a) 另一状态 一种状态 一、逻辑代数（布尔代数、开关代数） 逻辑： 事物因果关系的规律 逻辑函数: 逻辑自变量和逻辑结果的关系 逻辑变量取值：0、1 分别代表两种对立的状态 高电平 低电平 真 假 是 非 有 无 1 0 0 1 概概 述述 13. 1. 1 基本和常用逻辑运算 一、三种基本逻辑运算 1. 与逻辑：当决定一事件的所有条件都具备时，事 件才发生的逻辑关系。 功能表 灭 灭 灭 亮 断 断 断 合 合 断 合 合与逻辑关系 开关A开关B 灯Y电源 ABY 13.1 逻辑代数的基本概念 真值表 （Truth table） 逻辑函数式 与门（AND gate) 逻 辑 符 号 与逻辑的表示方法： A B Y & 0 0 0 1 00 01 10 11 功能表 灭 灭 灭 亮 断 断 断 合 合 断 合 合 ABYABY 2. 或逻辑： 决定一事件结果的诸条件中，只要有一个或一个 以上具备时，事件就会发生的逻辑关系。 或门（OR gate) 或逻辑关系 开关A 开关B 灯Y电源 真值表 逻辑函数式 逻 辑 符 号 0 1 1 1 00 01 10 11 ABY A B Y 1 3. 非逻辑： 只要条件具备，事件便不会发生；条件不具备， 事件一定发生的逻辑关系。 真值表 逻辑函数式 逻 辑 符 号非门（NOT gate) 非逻辑关系 1 0 0 1 AY 1 开关A 灯Y电源 R AY (1) 与非逻辑 (NAND) (2) 或非逻辑 (NOR) (3) 与或非逻辑 (AND OR INVERT) (真值表略) 1 1 1 0 0 0 0 1 1 0 1 1 A B & 1 0 0 0 ABY1Y2 Y1、Y2 的真值表 A B 1 A B & C D 1 几种常用的逻辑门 (4) 异或逻辑 (ExclusiveOR) (5) 同或逻辑 (ExclusiveNOR) (异或非) A B =1 0 1 1 0 0 0 0 1 1 0 1 1 A B =1 = AB ABY4 1 0 0 1 0 0 0 1 1 0 1 1 ABY5 uY uA uB R0 D2 D1 +VCC +10V 13. 2. 1 二极管与门和或门 一、二极管与门 3V 0V 符号: 与门（AND gate) A B Y & 0 V 0 V UD = 0.7 V 0 V 3 V 3 V 0 V 3 V 3 V 真值表 A BY 0 0 0 1 1 0 1 1 0 0 0 1 Y = AB 电压关系表 uA/VuB/VuY/VD1 D2 0 0 0 3 3 0 3 3 导通 导通0.7 导通 截止0.7 截止 导通0.7 导通 导通3.7 13. 2 分立元器件门电路 一、半导体三极管非门 T 截止 T导通 13. 2. 2 三极管非门（反相器） 饱和导通条件: +VCC +5V 1 k Rc Rb T + - + - uI uO 4.3 k = 30 iB iC T 饱和 因为 所以 电压关系表 uI/VuO/V 05 50.3 真值表 0 1 1 0 AY 符号函数式 +VCC +5V 1 k Rc Rb T + - + - uI uO 4.3 k = 30 iB iC 三极管非门: AY 1 A Y TTL：（TransistorTransistor Logic） 集成门电路 CMOS： Complementary-Metal-Oxide-Semiconductor TTL 与非门集成电路举例 & +UC 14 13 12 11 10 9 8 1 2 3 4 5 6 7地 74LS00 & & 74LS00 含有 四个两输入与 非门。 +5 V A B T1 R1 R2 T2 T3 T4 T5 R3 R5 R4 Y D E UB1= 1 V E = 0 时， UB1 = 1 V， T2 、T5 截止；二极管 D 导通， 使 UB3 = 1 V。T3、T4 截止，输出端开路(高阻状态)。 E = 1 时，二极管 D 截止， Y = AB，同 TTL 与非门。 UB3= 1 V TTL 三态输出与非门电路 A BY & E 三态门逻辑符号 E 为控制端且高电平 有效，即 E = 1 时，同 TTL 与非门，Y = AB；E = 0 时，输出端为高阻状态。 A B & E 用三态门接成总线结构 A B & EA B & EA B & E 返回 +VDD +10V B1G1 D1 S1 uAuY TN TP B2 D2 S2 G2 VSS + - uGSN + - uGSP 一、电路组成及工作原理 AY 1 0V +10VuA uGSNuGSPTNTPuY 0 V UTN UTP 导通截止0 V UTN = 2 VUTP = - 2 V +10V RONP uY +VDD 10V S TN TP +10V RONN uY +VDD 0V S TN TP 13. 2.3 CMOS反相器 13.3.1 逻辑代数 逻辑代数中的变量称为逻辑变量。它只能取“0”或“1”。 1. 逻辑代数运算法则 基本运算法则： 13.3 逻辑代数的基本公式 交换率： 结合率： 分配率： 证明： 吸收率： 证： 摩根定理： (1) 真值表 ABCY 0 0 0 0 0 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 1 0 1 0 1 0 1 1 (2) 逻辑式 (1) 常采用与或表达式的形式； (2) 在状态表中选出使函数值为 1 的变量组合； (3) 变量值为 1 的写成原变量，为 0 的写成反变量，得到其值 为 1 的乘积项组合。 (4) 将这些乘积项加起来(逻辑或) 得到 “与或”逻辑函数式。 2. 逻辑函数的表示方法 (3) 逻辑图 由逻辑式得到逻辑图 A B C & 1 1 1 Y & 3. 逻辑函数的化简 例 1 应用逻辑代数运算法则化简下列逻辑式： 解 已知组合逻辑电路图，确定它们的逻辑功能。 (2) 对逻辑函数表达式化简或变换； 组合逻辑电路：逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定。 分析步骤：(1) 根据逻辑图，写出逻辑函数表达式； (4) 由状态表确定逻辑电路的功能。 (3) 根据最简表达式列出真值表； 13.4.2 组合逻辑电路的分析 例 1 分析下图逻辑电路的功能。 真值表 A B Y 0 0 0 0 1 1 1 0 1 1 1 0 功能：当 A、B 取值不相同时， 输出为 1。是异或门。 A B =1 Y Y & & & A B & 异或门符号 返回 一、 设计步骤 逻辑抽象列真值表 写表达式 化简或变换 画逻辑图 逻辑抽象： 1. 根据因果关系确定输入、输出变量 2. 状态赋值 用 0 和 1 表示信号的不同状态 3. 根据功能要求列出真值表 根据所用元器件(分立元件 或 集成芯片)的情况将 函数式进行化简或变换。 化简或变换： 13.4.3 组合电路的基本设计方法 （1）设定变量： 二、 设计举例 例 1 设计一个表决电路，要求输出信号的电平与三 个输入信号中的多数电平一致。 解 输入 A、B、C ， 输出 Y （2）状态赋值： A、B、C ： 0 表示 输入信号为低电平 Y ： 0 表示 输入信号中多数为低电平 1. 逻辑抽象 A、B、C ： 1 表示 输入信号为高电平 Y ： 1 表示 输入信号中多数为高电平 2. 列真值表 ABCY 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 1 3. 写输出表达式并化简 最简与或式最简与非-与非式 4. 画逻辑图 用与门和或门实现 A B Y C & & 1 & 用与非门实现 & 13.5.1 半加器 只求本位和，不考虑低位 的进位。实现半加操作的电路 叫做半加器。 CO S C A B C = AB 半加器逻辑图 半加器逻辑符号 A、B 为两个加数； C 为向高位的进位； S 为半加和。 真值表 A B C 0 0 0 0 1 0 1 0 1 1 S 0 1 0 1 1 0 =1 & A B S C 13.5 加法器 被加数、加数以及低位的进位三者相加称为 “全加”，实现全加操作的电路叫做全加器。 Ci-1：来自低位的进位 Ci ：向高位的进位 13.5.2 全加器 COCi Ai Bi CI Si Ci-1 AiBiCi-1Si 0 0 0 0 0 0 0 1 1 0 1 1 1 0 0 0 1 1 1 1 0 1 0 0 1 0 1 1 1011 真值表 Ci 0 1 1 1 1 0 0 0 全加器逻辑符号 13.5.3 集成全加器 TTL：74LS183 CMOS：C661 双全加器 1 2 3 4 5 6 7 14 13 12 11 10 9 8 C661C661 VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS 74LS18374LS183 VCC 2Ai 2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F 1A1B 1CIn1FGND 1Ai1Bi1Ci-11Si地1Ci 1COn+1 二、加法器（Adder）实现多位二进制数相加的电路 1. 4 位串行进位加法器 特点： 电路简单，连接方便 速度低 = 4 tpd tpd 1位全加器的平均 传输延迟时间 C0S0 B0A0C0-1 CO S CI C1S1 B1A1 CO S CI C2S2 B2A2 CO S CI C3S3 B3A3 CO S CI 3. 3. 1 编码器（Encoder） 编码： 用文字、符号或者数字表示特定对象的过程（ 用二进制代码表示不同事物） 二进制编码器 二十进制编码器 分类： 普通编码器 优先编码器 2nn 104 或 Y1I1 编编 码码 器器 Y2 Ym I2 In 代 码 输 出 信 息 输 入 编 码 器 框 图 13. 6 编码器和译码器 一、二进制编码器 用 n 位二进制代码对 N = 2n 个信号进行编码的电路 1. 3 位二进制编码器(8 线- 3 线)简化的编码表 函 数 式 Y2 = I4 + I5 + I6 + I7 Y1 = I2 + I3+ I6 + I7 Y0 = I1 + I3+ I5 + I7 输 入 输 出 I0 I7 是一组互相排斥的输入变 量，任何时刻只能有一个端输入有效 信号。 输 入 输 出 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 3 位 二进制 编码器 I0 I1 I6 I7 Y2 Y1 Y0 I2 I4 I5 I3 函数式 逻辑图 用或门实现 用与非门实现 Y0 Y1 Y2 111 I7 I6 I5 I4 I3I2 I1I0 & Y0 Y1 Y2 优先编码：允许几个信号同时输入，但只对优先级别最高 的进行编码。优先顺序：I7 I0 编码表 输输 入输输 出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0 2. 3 位二进制优先编码器 3. 集成 8 线 3 线优先编码器 - 74LS148 芯片禁止工作 芯片正常工作 选通输入控制端 选通输出端 优先扩展输出端 集成 8 线 3 线优先编码器 真值表 输入：逻辑0(低电平）有效 输出：逻辑0(低电平）有效 z z z z z z 编码的逆过程，将二进制代码翻译为原来的含义 一、二进制译码器 (Binary Decoder) 输入 n 位二 进制代码 如： 2 线 4 线译码器 3 线 8 线译码器 4 线 16 线译码器 A0Y0 A1 An-1 Y1 Ym-1 二进制 译码器 输出 m 个 信号 m = 2n 13.7 译码器（Decoder） 1. 3位二进制译码器 ( 3 线 8 线) 真值表 函数式 A0Y0 A1 A2 Y1 Y7 3 位 二进制 译码器 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 3 线 - 8 线译码器逻辑图 000 输出低电平有效 工作原理： 11111101 & Y7 & Y6 & Y5 & Y4 & Y3 & Y2 & Y1 & Y0 A2 A2 A1 A1 A0 A0 111 1 11 A2A1A0 001 11110111 010 10111111 011 11101111 100 11111011 101 11111110 110 11011111 111 01111111 2. 集成 3 线 8 线译码器 - 74LS138 引脚排列图功能示意图 输入选通控制端 芯片禁止工作 芯片正常工作 VCC 地 13245678 16 15 14 13 12 11 109 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 半导体显示(LED) 液晶显示(LCD) 共阳极 每字段是一只 发光二极管 数码显示器 a e b c f g d abcdef g R + 5 V Ya A3 A2 A1 A0 +VCC+VCC 显示 译码器 共阳 Yb Yc Yd Ye Yf Yg 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 低电平驱动 0 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 13.7.2 显示译码器 共阴极 abcdef g R +5 VYa A3 A2 A1 A0 +VCC 显示 译码器 共阴 Yb Yc Yd Ye Yf Yg 高电平驱动 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 a e b c f g d 显示译码表 ( 共阴极) 集成 显示译码器 - 74LS48引脚排列图 试灯输入端 动态灭零输入端 灭灯输入端/动态灭零输出端 用于测试数码管的好坏 用于消隐无效的零 用于显示多位时数 码管的连接 应用练习 用二 - 十进制编码器、译