专用集成电路和可编程集成电路.ppt

第八章专用集成电路和可编程集成电路 l8.1专用集成电路的作用与特点 l8.2门阵列集成电路 l8.3标准单元集成电路 l8.4多设计项目硅圆片方法 l8.5可编程逻辑器件 l8.6逻辑单元阵列 l8.7门阵列、标准单元与可编程集成电路的 比较 8.1专用集成电路的作用与特点 l专用集成电路(ASIC)被认为是用户专用电路(custom specific IC)，即它是根据用户的特定要求能以低研制成 本、短交货周期供货的集成电路。它最主要的优点在于： l (1)可减少系统上总的芯片数目，因为一个新的ASIC芯 片可以替代印刷电路板上一组通用的标准IC产品； l (2)有较高的性能，由于是专门为某一种应用而设计的 ，因此可以得到优化的设计； l (3)可增加一些特殊的功能，这些特殊的功能是其他公 司的产品所不具有的，而付出的代价并不大； l (4)增加设计的保密性，如果采用通用的IC产品则很容 易被别人所抄袭。 8.1专用集成电路的作用与特点 l采用ASIC后，对整机系统的制造也会带来明显的效益： l (1)减少了印刷电路板的数目，可明显地节省系统购体 积和重量； l (2)增加了系统的可靠性； l (3)减少了总的功率耗散，因而可用较小的电源设备； l (4)由于减少了芯片之间的连接，因而可增加系统的工 作速度。 l 此外，系统尺寸、重量以及功耗的减少可进一步降低系 统在外壳和冷却方面的成本。 lASIC可以说是市场竞争的产物，因而ASIC通常不采用设 计周期很长、设计成本很高的全定制设计方法，而往往采 用半定制的门阵列IC、定制的标准单元IC，或者直接使用 可编程逻辑器件糊可编程逻辑单元阵列由用户自己通过编 程来实现。 8.2门阵列集成电路 l门阵列(gate array)包括数字电路门阵列和线性阵 列(linear array)两大类。前者简称为门阵列，它 又分为有通道门阵列(常称为门阵列)及无通道门 阵列(或称门海)两种。 l门阵列从。严格的意义上讲，应称为晶体管阵列 。它是预先在芯片上生成由基本单元所组成的阵 列，即完成了连线以外的所有芯片加工工序。设 计时是调用门阵列库，根据电路要求完成布局布 线。再送去工厂完成最后的连线等工序。 8.2.1TTL有通道门阵列 l典型的有通道门阵列的基片结构如图8-1所示。单 元被排列成行，行与行(列与列)之间留有作为这 线用的通道区，通道区的高度是固定的。这就是“ 有通道门阵列”这一名词的来由。为了保证单元之 间的布线具有100的布通率，需要有较宽的通 道，因这会导致无用的走线区域，因而浪费硅面 积。门阵列的另一特点是在基片的四周，有固定 数目的输入输出单元和压焊块。门阵列可以有 单层布线和双层布线。如果只允许单层金属布线 ，当垂直线段为金属时，则水平线段必须采用多 晶硅。如果有双层布线时，则两层金属之间通过 通孔(via)相连。 8.2.1TTL有通道门阵列 8.2.1TTL有通道门阵列 l门阵列的各单元中包含有规则的和重复的晶体管，在双极 型门阵列中还包含有电阻。在CMOS门阵列中，典型的基 本单元为2个P沟晶体管和2个N沟晶体管，如图8-2。 l门阵列具有相同的单元，但可以通过不同的连接来获得不 同的功能。如采用图8.2的两个基本单元就可以形成一个3 输入端的与非门，见图8-3。图中有号的为第一层金属的 接触孔。有+号的为第一层金属与第二层金属之间的通孔 (via)。需要更复杂功能的时候可以采用多个基本单元。实 际上在门阵列的数据手册中已经给出了一些基本逻辑单元 和功能块的内部连线图(也称为宏单元)，因而设计者并不 需要解决单元和功能块内部的连线问题(实际上也不可能 改变)，而只要处理各基本逻辑单元或功能块之间的连线 。 8.2.1TTL有通道门阵列 8.2.1TTL有通道门阵列 8.2.1TTL有通道门阵列 l由于芯片内的各单元是相同的，通道的高度是固 定的，输入输出单元和压焊块的数目也相同， 因此可以采用统一的掩模版，并可完成连线以外 的所有芯片加工工序(也就是金属化以前的所有工 序)，这样就可以大批量生产。可以把加工后的芯 片储存起来，在需要时，从中取出一部分加以“单 独处理”。当然门阵列；芯片供应商为了适应不同 规模电路的需要，设计和制作了不同规格(含有不 同数目的单元、不同数目的IO单元及压焊块、 不同的通道尺寸)的系列基片供用户使用。 8.2.1TTL有通道门阵列 l所谓的单独处理就是根据电路的要求。进行逻辑 门的布局和门之间的布线。这时就需要单独设计 和制作用于接触孔相连线的掩模版。对于单层布 线工艺，只要设计2块掩模版(一块用于接触孔， 另一块用于金属布线)；对于双层布线，则需要4 块掩模版(一块为接触孔，一块为通孔，另两块分 别为第一层金属和第二层金属)。采用双层金属布 线方案可以得到更紧凑的布图，出而有较小的芯 片面积。 l 门阵列可以采用各种电路技术，如STL，ECL 、TTL和CMOS等，但CMOS用得更普通。 8.2.1TTL有通道门阵列 l门阵列；芯片的规模通常用有多少个等效输入门来表达。 这里的等效输入门是指2输入与非或者2输入或非门，一般 形成2输入与非门所需单元数与形成一个2输入或非门的单 元数一样。表8-1列出丁以3输入端CMOS门阵列为基础的 各类逻辑门和功能块所需要的单元数。 8.2.1TTL有通道门阵列 l门阵列的优点很明显。设计只是根据电路要求在 系列产品中选择相应的基片，在此基础上选择所 需要的定单元再进行自动布局和布线(在CAD工 具的帮助下)；需要定制的掩模版只有2块或4块， 因而设计周期大大缩短，加工时间大大缩短，成 本也大大降低。此外，当工艺改变或单元结构需 要变化时，也只需要作较少的修改，CAD软件不 需要更换，因而原始投资较低。通常它是实现 ASIC电路的最经济的办法，即使芯片的产量很低 ，如只需要几百或几千块芯片时，其价格也是在 可接受的范围内。这些优点是门阵列在很多应用 领域中得到迅速推广的原因。 8.2.1TTL有通道门阵列 l但门阵列也存在着一些固有的弱点。单 元中晶体管的尺寸是固定的。在第5章中已 谈到，对CMOS电路，必须调整晶体管宽 度以获得较佳的性能，因而用门阵列设计 的电路性能无法优化；为了适应各种不 同的要求，门阵列中晶体管的尺寸设计得 较大，因而速度较低功耗较大，所占面 积也较大；由于通道的尺寸是固定的， 因而在可提供的连线通道已被全部用完后 ，即使有多余的门也无法再利用； 8.2.1TTL有通道门阵列 l为了保证布线的100布通率，一般在选 择门阵列基片时总是使基片中的晶体管总数 大于实际所需的晶体管数，因而造成基片上 有相当一部分晶体管实际无用晶体管的利 用率常在80以下；有时利用自动布局布 线进行布图时，并不能达到100布线布通 率(特别是在单层金属工艺时)，这时需要人 工干预，改变原先的布局再重新布线，这常 常需要花费大量的时间；由于单元之间存 在很宽的布线通道，因而无法实现像PLA、 ROM、RAM等这类结构的电路。 8.2.2TTL无通道门阵列(门海) l 为了克服合通道门阵列的门利用率较低这 一缺点，1982年提出了门海(sea of gate)概 念。它标志着第二代门阵技术的开始。 l 门海技术是把由一对不共栅极的P管和N 管组成的基本单元铺满整个芯片(除IO区 外)，基本单元之间无氧化隔离区，而且无 事先确定的布线通道区。显然，门海的提 法并不确切，它应该称“sea of transistor”较 为合适。门海基本单元的示意图见图8-4。 8.2.2TTL无通道门阵列(门海) l可以看出，门海的基本单元由一对不共栅的P管 和N管构成，各晶体管对相互紧挨而形成P型晶体 管链和N型晶体管链。栅极和源极漏区留有接触 孔或通孔(若有第二层金属)的位置，但是否开孔 将视具体电路的需要而定，因而连线孔是“可编程 的。 l 宏单元是利用基本单元加以适当的连接而成， 这与有通道门阵列的相同。但宏单元之间的隔离 则采用一对晶体管(即一个基本单元)来实现。作 隔离用的晶体管对的栅极分别接VDD(P 型管)和 GND(N型管)，这样隔离管就处于截止状态，使相 邻宏单元在电学上相互隔离起来。 8.2.2TTL无通道门阵列(门海) l这种隔离只在需要时采用，因而门海结构中没有 无用的基本单元。对于复杂的功能块，就可以节 约很多用于隔离的晶体管。如果相邻两个宏单元 共有同一个源漏区，且分别接VDD和GND，这 时甚至可以不用栅隔离。图8-5是宏单元及栅隔离 的一个实例。左半部为反相器与一个2输入端或非 门，它们之间出共用源漏区并分别接VDD和 GND，所以不需要隔离，它们的两边则分别采用 了隔离管隔离。有半部为时钟式移位寄存器，移 他寄存器内部各元件间不需要隔离，而只是在外 部与其他宏单元隔离。 8.2.2TTL无通道门阵列(门海) 8.2.2TTL无通道门阵列(门海) l除了连接孔是可编程外，走线区域也是可编程的 ，这是门海技术的另一特点。 l门海中的布线通道区是根据具体布局布线的需要 ，把一行(或一行中的一部分)或几行(或几行中的 一部分)基本单元链改为无用器件区。宏单元之间 的连线将在无用器件区的上部进行连线与无用 器件之间用厚介质层加以隔离。对于那些只取某 行或某些行的一部分作为走线区的情况，该行或 该儿行的其余部分仍可用来实现逻辑功能。 8.2.2TTL无通道门阵列(门海) l门海的设计软件将决定哪些行(或行的哪些 部分)用于实现逻辑功能，哪些行(或行的哪 些部分)用于连线。这种走线灵活性大大提 高了硅面积的利用率 ，保证了100的布线 布通率。同时还可以在门海基片的局部区 域实现PLA、ROM或RAM等逻辑电路。这 样就使电学性能和布图效率大大提高，因 而具有更强的竞争力，但门海IC仍需加工2 块或4块掩模版。 8.3标准单元集成电路 l 标被单元(standard cell)与门阵列一样也是库单元 设计方法。所不同的是标准单元库中已经具有设 计好的各类门和功能块。 l 标准单元的特点是各个单元具有同一的高度（ 指版图上的高度），但其宽度不等。其示意图和 典型版图分别示于图8-6、图8-7。 8.3标准单元集成电路 l设计时将所需单元从单元库中调出将其排列成若干行， 行间留有布线通道。芯片主要分为3个区域：四周的I O单元和压焊块；单元行；布线通道。然后根据电路 要求将各单元用这线连接起来，同时把相应的输入输出单 元和压焊块连接起来，就得到了所需要的；8片版图。 l 由于标准单元本身的信号端口都引到单元的上下两端， 因而单元之间的连线都处在布线通道内。在单层布线时， 通道内的布线情况如图8-8所示。 8.3标准单元集成电路 l标准单元法的布局和布线由CAD系统自动完成。 设计人员只要输入电路的逻辑图或输入一种电路 描述文件，以及压焊块的排列次序的要求即可。 标准单元自动设计系统将调用所需的单元和相应 的I/单元及压焊块，完成自动布局和布线。 l 标准单元与门阵列的另一突出区别是布线通道 的高度可以由设计系统根据需要加以调整(不是固 定不变的)；当布线发生困难时，可将布线通道间 距适当加大，因而布局布线是在一种不太受约束 的条件下进行的，可以保证100的布线布通率 。 8.3标准单元集成电路 l有一点要加以强调的是，虽然每个被调用的单元都是事先 设计好的，并经过设计规则检查和电学件能验证，但并没 有制成各单元本身的掩模版。芯片制造时的各层掩模版须 根据最后布图结果要专门加工定制，即不同的电路需要一 套(从十几层到二十几层不等的)不同的掩模版，因而标准 单元IC无法事先完成部分加工工序。 l一个标准库单元的典型内容示于表8-2 l单元库中每个单元都各有3种描述形式：单元的逻辑符 号(常以L为标志)；单元的拓扑版图(常以O为标志)； 单元的掩模版图(常以A为标志)。 l单元的逻辑符号用以建立逻辑图，单元的拓扑版图用以描 述单元的外形尺寸、输入输出端口和控制端口的位置及其 宽度。在拓扑版图上除标有单元名外，还有输入输出端口 名和控制端口名，其名称与逻辑符号中的名称一一对应。 8.3标准单元集成电路 l在设计的不同阶段，标准单元自动设计系统将分别调用单 元库中上述3种描述形式，如图8-9所示。 l在逻辑图输入时，调用相应的逻辑符号并进行连接。在布 图布线阶段，只调用单元的拓扑版图，它的引入会大大压 缩数据的处理量，并有助于设计人员的直观检查。一般设 计人员不需要了解单元内部版图的细节、而只要掌握单元 的主要特征。在加工之前，需要将拓扑形式转换成掩模形 式，得到需要的掩模版图，从这一最终的掩模版图出发， 再定制版各层掩模，进而加工芯片。 l在标难单元中，除了等高的标准单元外，还可插入宏功能 块，如图8-10所示。这些宏功能块可以是PLA、ROM、 RAM甚至ALU也可以是另外经过专门全定制没汁的功能 块。宏功能块的引入大大扩展厂标准单元法的应用范围。 8.3标准单元集成电路 8.3标准单元集成电路 l从表面上看，标准单元IC与门阵列IC的芯片版图好像没有 明显的差别，但实质上，两者有以下本质差异： l (1)标准单元中各单元虽然高度相等，但宽度不等。而 门阵列中各单元是完全相同的。 l (2)两者都具有布线通道，但有通道门阵列的布线通道 是固定的，而标准单元中是可变的。 l (3)在门阵列中、对于一种基片结构，共I/O管腿数是固 定的；设计时可利用其全部或部分I/O管腿。在部分利用 时，空余的管腿不予连接。但在标准单元中，则是根据需 要设计I/O管腿数，因而没有空余的I/O管腿。 l (4)门阵列基片是完成了连线以外的所有加工工序，需 要单独设计的掩模版只有2至4块；但对于标被单元则不同 ，由于所调用的单元不同，布局的结果不同，布线结果不 同，布线通道间距也不同，因顺需要设汁所有的掩模版。 8.3标准单元集成电路 l标准单元与门阵列相比有以下明显的优点： l(1)芯片面积的利用率比门阵列要高。芯片中没有无用的单 元，也没有无用的晶体管。 l(2)可保证有100的连续布通率。 l(3)可以与全定制设汁法相结合，在芯片内放入专门定制的 功能块。 l但标准单元也存在一些问题： l (1)原始投资大。单元库的开发需要投人大量的人力物力 ，当工艺变化时，单元的修改工作需要付出相当大的代价 。因而如何建立个在比较良的时间内能适应技术发展的 单元库是一个突出的问题。 l (2)成本较高。因为所有的掩模版都需要专门定制。 l (3)周期较长。由于芯片的加工需要经过全过程，无法事 先完成加工中的某些工序。 8.4多设计项目硅圆片方法 l 对于一些实验性的研究项目或开发项目，需要的 芯片数目很少，即使采用门阵列其代价也变得大 局，因而出现了一种多设计项目硅圆片(muliti- project wafer，MPW)的加工方式。 l 它是将各个具有完全不同设计内容的设计项目( 当然也可以是同一设计公司所设计的)集合在在一 起，然后得到一个具有多项同的掩模版图，经定 制多层掩模版后送去加工。在加工完毕后，将硅 片分割开来，设计者各自取回属己设计的那部分 芯片进行测试分析。这样制造掩模版的代价和加 工芯片的成本内多个设计项目的设计者所分担， 出而大大减少了风险。 8.5可编程逻辑器件 l可编程逻辑器件programmable logic device)是一 种标准产品，是已完成了全部工艺制造、可以直 接从市场上购得的产品。刚购来时它不具有任何 逻辑功能，但一经用户(设计人员)编程就可以实 现设计者所要求的逻辑功能。 l这一特点使它深受系统设计人员的喜爱。因为如 前所述，门阵列的单独处理需要出芯片制造商再 次制作掩模版，完成连线工序；而PLD的可编程 则由设计者自己通过开发工具就可完成。这就大 大方便于设计者，同时缩短了设计周期，也减小 厂设计风险，降低了成本。可以说可编程逻辑器 件的出现对电子系统的设计方法带来了极大的变 革。 8.5可编程逻辑器件 lPLD包合两个基本部分：一是逻辑阵列，它由与 矩阵、或矩阵和反相器所组成；另一是输出单元 或宏单元(macro- cell)，宏单元的作用是使设计者 能改变PLD的输出结构。 l 输入信号首先通过与矩阵，产生一系列输入信号 的组合。每组组合称为乘积项。然而这些乘积项 在或矩阵中相加，再经输出单元或宏单元输出。 l 与/或结构可直接实现任何“积之和”形式表达的逻 辑，而任何坦辑功能从原则上讲，都可以通过卡 诺图(Karnaugh map)和摩根定理得到“积之和”的 逻辑方程。 8.5可编程逻辑器件 l图8-11示出了与矩阵的局部示意图。从图中看出 ，A、B、C为3个输入端且具有两条相反极性的输 入线(为垂直线)，它们通过可编程连接点(习惯上 称为熔丝点)连接到与门的输入端。这种连接在图 上表示为“”号，水平线称为乘积线。如在输入线 与乘积线处有符号，则表示未经编程，即仍然保 持连接(熔丝未被熔断)。如果希望其中的一根输 入线不再跟与门连接，就将该交叉处的符号取掉 ，这表明该处已经编程(熔丝已被熔断)。图8-11 中的Fl和F2称为乘积项，乘积项执行的功能为 。由熔丝实现编程的双极型PLD，其实际电路图 如图8-12所示(这里只显示了F1)。 8.5可编程逻辑器件 8.5可编程逻辑器件 l在制造时在所有的交叉处都有二极管存在并保持 连接，在编程过程中可将某一交叉处的熔丝烧断 ，使与二极管的连接断开。 l在CMOS PLD中通常不采用熔丝方案，而采用“种 特殊的具有浮栅的晶体管，例如EPROM晶体管 或EPROM晶体管。前者通过紫外光，后者通过 电学方式对晶体管编程。被编程的晶体管对任何 信号电压都为OFF状态，就好像不存在此晶体管 一样；而末被编程的晶体管，其行为就像通常的 MOS晶体管。因8-13是所对应的CMOS PLD的实 际电路图。图中只画出了未经编程的晶体管。 8.5可编程逻辑器件 8.5可编程逻辑器件 l可看出F1的功能是通过或非的求反而得到的， 。在图中水平线的左端有一P沟晶体管作为上拉 管，它的栅极是接地，处在常通状态。 l以与或阵列为基础的PLD器件实际包括4种基本 类型，即可编程只读存储器PROM、可编程逻辑 阵列PLA、可编程阵列逻辑PLA、通用可编程阵 列逻辑GAL，它们的区别是在于哪个矩阵为可编 程以及输出结构的形式， 8.5可编程逻辑器件 8.5可编程逻辑器件 8.5可编程逻辑器件 通过选择得到普通的 组合逻辑输出、非同 4)组合逻辑输出、时 序逻辑输出和禁止 OLMC输出等。这种 多输出结构的选择使 GAL器件更能适应不 同电子系统的需要， 而且这种灵活性和适 应性只需要通过软件 编程就可实现。 8.6逻辑单元阵列 l逻辑单元阵列LCA通常称之为现场可编程门阵列 FPCA。实际上它不是一种门阵列，而只是在形 式上类似于门阵列。LCA更类似于PLD，它是一 种标准的产品，是可用电学方式编程的集成电路 ，而且可以再配置。 l LCA与PLD不同之处在于两点：1、LCA具有更 灵活的结构，2、采用片内RAM单元来存储配置 数据。 l LCA结构的示意图见图8-17。从图中可以看出 ，它由3个主要部分所构成：1、内核为排列成阵 列的可配置逻辑功能块CLB；2、四周为可编程的 输入/输出功能块IOB；3、通道形式的内连区，用 来产生CLB和IOB之间所希望的连接。 8.6逻辑单元阵列 l CLB中含有1个或多个组合逻辑功能块 (combinatorial function)、若干个D触发器以及多 路器，并由可选配置端和多路器选择端加以配置 。IOB中转输入可选项和输出可选项；此外，时 钟的极性也是可编程的。LCA提供3种内部连线资 源供用户选择，它们是：直接内连接它使邻 近的CLB和IOB之间有最有效的连接，因而具有 最小的内部传播延迟；长线，在开关矩阵的上 下和右边通过，它主要用于长距离连接；一般 目的的内连接，它们位于CLB和IOB的行与列之 间，一般有5条水平线和5条垂直线，在它们的相 交处有一个开关矩阵。可编程的内部连线资源见 图8-18所示。 8.6逻辑单元阵列 8.6逻辑单元阵列 l线段和线段之间是否连接通过所谓的可编程内连 点PIP和开关矩阵来控制。这些PIP点实际上是经 特殊设计的通导管，当通道晶体管导通时，线段 与线段之间就连通，否则就不通。 l在LCA器件中，CLB和IOB的配置以及内部连接的 编程部是通过芯片内部的存储器单元来完成。编 程或再配置用的配置程序通过PC机直接装入存储 器单元阵列中，然后由各存储单元的状态控制 CLB中的可选配置端和多路器选择端，控制IOB 中的可选配置端，以及控制各个通导晶体管的状 态和开关矩阵的连接关系。被控制端或内连点PIP 与存储器的单元一一对应。 8.6逻辑单元阵列 l这里的存储器单元阵列是采用静态存储单元 (SRAM)，它的结构比较简单，是专门设计的单端 5管存储单元，如图8-19所示。它由2个CMOS反 相器和1个通导晶体管所组成，具有高可靠性和好 的抗噪声性能。 l对存储器单元阵列进行配置时，数据是通过通导 晶体管写入存储单元。在平时，通导晶体管处于 关断状念，这时单元提供连续控制，Q和/Q可以 具有电源电平和地电平。通常只在需要读回数据 时才对单元作读出操作。这与常规SRAM存储器 完全不同，常规存储器是处于不断反复的读写操 作中，LCA命的片内存储器单元只在需要进行配 置或需要读回数据时才打开通导晶体管。 8.6逻辑单元阵列 l由于存储单元阵列的存在以及各控制端的存在，使LCA的 面积大大增加，用于逻辑模块的有效晶体管数仅占晶体管 数目的一小部分，大量的是用于与编程有关的模块。 l LCA的灵活结构使每一CLB的输入和输出可以连接到任 意一个内连点。此外，开关矩阵可以通过编程连接到任何 一条连线，因而任一CLB的输入或输出可以连接到另一 CLB。当然由于引入了通导晶体管会使整个芯片的速度有 所下降，进行连线的工作也明显地更为复杂。 l 对于SRAM存储器单元阵列来讲，掉电后功能会消失，因 而需要外加1个2V电源来维持；或者将配置程序先存人 ROM芯片中。该ROM芯片安装在LCA附近，在每次系统 开启时，从RO