数字电子技术与逻辑设计课程设计-基于D触发器的机械去抖动电路设计.doc

天水师范学院天水师范学院 tianshui normal university 数字电子技术与逻辑设计数字电子技术与逻辑设计 设计报告设计报告 题 目：基于基于 d 触发器的机械去抖动电路设计触发器的机械去抖动电路设计 学 院： 电子信息与电气工程学院电子信息与电气工程学院 专 业： 电子信息工程电子信息工程 班 级： 1 4 级电级电 信信 一一 班班 姓 名： 学 号: 2015 年年 12 月月 30 日日 2 目录目录 1. 设计背景设计背景2 2. 设计要求设计要求2 3 电路组成框图电路组成框图.3 4.设计内容设计内容.4. 4.1二选一门电路4. 4.2数字去抖动电路设计5 4.3 初值可预置型计数器设计7 4.4 500hz 和 1khz 的分频10 4.58421bcd 译码的 verilog 语言.13 4.6 蜂鸣器14. 4.7动态扫描计数器与位选，选择器14. 4.8十六进制 7 段显示译码器程序15 5.整体设计电路图整体设计电路图16 6.6.引脚分配情况引脚分配情况1717 7.7.调试调试1717 8.8.实验心得体会实验心得体会1818 9.9.参考文献参考文献1818 3 基于基于 d 触发器的机械去抖动电路设计触发器的机械去抖动电路设计 1.设计背景设计背景 作为机械开关的键盘，在按键操作时，由于机械触点的弹性及电压突跳等原 因，在触点闭合或开启的瞬间会出现电压抖动。为保证按键触发的准确性， 在按键电压信号抖动的情况下不能进行状态输入。为此必须进行抖动处理。 消抖部分的信号一般有硬件和软件两种方法。硬件就是加抖动电路，这样可 以从根本上解决按键抖动问题。还可以用可编程逻辑器件设计相应的逻辑和 时序电路，这里介绍一种使用 d 触发器构成的电路，能去除含电子抖动的 任意形式及几乎任意频率的信号，且能从电路上控制输出信号的脉宽。这是 一种更实用、功能更完善的电路。这种电路基本上就是滤波器，它可以将信 号中的毛刺、随机噪声信号或电子抖动信号都“滤除” ，只让真正的数据信 号通过此电路。总之就是将输入电平的杂波分量滤除，能准确的判断电平变 换。因此消除始终抖动是必要的 2设计要求设计要求 （1 1） 在 quartus | 下完成设计，根据课本第 6 章图 640,设计一个机械 键去抖动电路（图中工作时钟 clk 为几百 hz） 。参照第 8 章图 828 所示的同 步可预置型计数器设计一个 14 进制计数器。计数器时钟端 clk 接去抖动电路的 keyout。 （2 2）当每一次按键，如果计数器只加 1，表明去抖动电路良好；如果计数值增 加大于 1，表明键的抖动尚未消除。 （3）最终要能直观地比较出加抖动电路和没加去抖动电路的不同效果。 4 3电路组成框图电路组成框图 该电路只要有二选一门电路、初值可预置型 14 进制计数器、显示译码器、数码 管、500hz 的分频如下图所示。 4.设计内容设计内容 单个模块的设计 4.1 二选一门电路 二选一门电路 数字消抖动电 路 1khz、500khz 的分频 初值 可预置型 14 进制 计数器 显示译码器 数码管 5 该数据选择器有两个输出信号（a 和 b）和一个控制输入（s）一个输出（out） 。 当 s 为 1 的时候 out 选择 a，当 s 为 0 的时候 out 选择 b 简单的表达 具体化： 输入输出 ab 二选一门电路 .数字去抖动电路设计 输入输出 sout 1a 0b 6 如图所示的电路由个触发器和个输入与门构成。电路有一个工作时 钟 clk。4 个 d 触发器链接成同步时序方式，即将它们的时钟输入端都连在一起。 工作时与时钟同步工作，输入信号以移位串行方式向前传递。其信号输入口是 keyout。 分析此电路可以发现，其“滤波”功能的关键是这样的，当信号被串入电路后， 能在 keyout 输出脉冲信号的条件是，必须在 4 个 d 触发器的输出端 q 都同时 为 1，次与门才输出高电平。由于干扰抖动信号是一群宽度狭窄的随机信号， 在串入时，很难十分整齐地同时使与门输出为 1，而只有正常信号才足够的宽 度通过此电路，从而起到了“滤除”的功能。如果增加 d 触发器的数量，可以 一定程度上提高滤波性能。 仿真结果如图所示 7 4.3 初值可预置型计数器设计 与其他类型计数器相比，计数初值可预置型计数器的适用面更宽。如图所 示译码器模块 cnt4bit 余右面的 4 位锁存器构成了一个 4 为二进制计数器图中 比较器 comp2 本质上就是一个 4 输入与门，功能是当计数值为 1110 时，输出一 个高电平进位信号，它控制多路选择器 mux4 的数据通道的选择信号端 s，当比 较器 compf 的输出端 r 为 0 即为低电平时 4 路选择器 mux4 会选通 a0 此后随着 时钟连续出现，进行正常的累计加数。一旦计数器计到 1110 时，则输出端 r 为 1 即为高电平。选择器会选通 a1，如果预置数不改变，则计数器将从初始值 开始累计加数。 仿真结果如图所示 8 图中元件 cnt4bit 是由 verilog 源代码编写以下为其程序： 图中元件 mux4 是由 verilog 源代码编写以下为其程序： 9 图中元件 dff4 是 4 位寄存器，寄存器在数字电路中，是用来存放二进制数据或 代码的电路。寄存器是有具有存储功能的触发器组合起来的。一个触发器可以 存储移位二进制代码，存放 n 位二进制代码的寄存器，需要用 n 个触发器来构 成 。 从逻辑结构上看，移位寄存器有以下两个显著特征： （一）移位寄存器是由相同的寄存单元所组成的。一般来说是，寄存单元的个 数就是移位寄存器的位数，每个寄存单元的输出与其相邻的下一个寄存 单元的输入之间的连接方式也不同。 （二）所有寄存单元共用一个时钟，在公共时钟的作用下，各个寄存单元的工 作时同步的。在没输入一个时钟脉冲，寄存器的数据就像上或向下移动 一位。 10 图中元件 compf 是由 verilog 源代码编写以下为其程序： 4.4 500hz 和 1khz 的分频 50mhzto4mhz 分频的 verilog 源代码以下为其程序 11 对 half_int_divd 的封装如图所示 4mhzo500hz 和 4mhzto1khz 的分频的封装 12 在封装一次可得 13 4.6 8421bcd 译码的 verilog 语言 封装可得如图所示 14 4.6 蜂鸣器 工作原理 co 与 1khz 为进位输入，其中 1khz 相当于一个高电平即为 1，由 co 控制蜂鸣器，使低电平时蜂鸣器报警。 1khzcobeep 101 110 4.7 动态扫描计数器与位选，选择器 15 4.8 如下位十六进制 7 段显示译码器程序 16 5. 整体设计电路图整体设计电路图 17 原理原理；该电路是由二选一门电路、初值可预置型 14 进制计数器、显示译 码器、数码管、500hz 的分频组成的。拨码开关控制抖动电路，当拨码开关为 1 时，二选一门电路会选通加抖动的电路当每按一次键可预置型计数器计数值 只增加 1，门电路会选通没加抖动的电路当每按一次键可预置型计数器计数值 增加大于 1。可预置计数器人为规定初值，比如说 4，当每一次进位后它从 4 开 始依次增加。当增加到 13 时，给输入一个按键就会进位，此时数码管上会显示 初值 4.蜂鸣器也会此时报警。从计数器出来的计数值会通过总线输出段码显示 在数码管上。 .测试中出现的问题测试中出现的问题 刚开始时选通两位数码管显示时，数码管出现同样的两个数。 解决方法是用 verilog 编写了一个程序，图 4.6 所示，把它放在显示译码器模 块之前就解决了两位一样的情况。 6引脚分配情况引脚分配情况 18 7. 调试调试 在设计中毫无疑问，会遇到许多问题，这就需要不断的调试，通过实践反复的 测试，结合理论，不断改善，才能得到预期的结果 。 19 8.8. 实验心得体会实验心得体会 在做数电设计的实验前,我以为不会难做,就像以前做实验一样,做完实验, 然后两下子就将实验报告做完.直到做完测试实验时,我才知道其实并不容易做, 但学到的知识与难度成正比,使我受益匪浅. 在做实验前,一定要将课本上的知识吃透,因为这是做实验的基础,否则,在 老师讲解时就会听不懂,这将使你在做实验时的难度加大,浪费做实验的宝贵时 间.比如做计数器,你要清楚它的 verilog 语言,如果你不清楚,在做实验时才去 摸索,这将使你极大地浪费时间,使你事倍功半.做实验时,一定要亲力亲为,务必 要将每个步骤,每个细节弄清楚,弄明白,实验后,还要复习,思考,这样,你的印象 才深刻,记得才牢固,否则,过后