数字逻辑电路设计毕业论文全自动洗衣机设计.doc

数字逻辑电路设计 全自动洗衣机控制器 11一、 设计任务及要求: 本实验要求全自动洗衣机控制电路具有启动，复位，水洗，排水，甩干，报警等功能， 其中水洗过程包括正转，暂停，反转；并进行重复三次操作。具体要求：1.设置复位开关rst，开关状态rst=1时，对系统状态进行复位，计数器清零；2.外部输入脉冲信号时钟源clk(40mhz),经分频后供计数器使用。由clk经分频后得到的qclk为1hz,即每个脉冲到来的时间为1秒，能为计数器提供准确的基准源；3.启动startk开关，系统启动并开始注水（pumpk）持续一分半钟；4.拨到高水位(wlh)，系统进行正转(wfk)20s；5.暂停3s；6.反转（wrk）20s,并且重复三次；7.洗涤结束后进入排水(draink)状态；8.拨到低水位(wll),排水(draink)和甩干(spink)同时进行，然后再重复以上操作；9.重复三次程序结束之后进行报警(alark)，然后按一下复位键(rst)报警停止。二实验硬件及软件平台：1、由于输入时钟为40m hz，因此使用了分频模块输出1hz的方波。由clk经分频后得到的qclk为1hz,即每个脉冲到来的时间为1秒，能为计数器提供准确的基准源。2.输入信号：四个拨码开关：复位、开始、高水位、低水位。开关拨上为1，拨下为0。3.输出信号：7个高低电平信号，分别接到外部的7个led灯指示控制器的注水，正转，反转，排水，甩干和报警。输出高电平时，对应的led灯亮。三实验原理简介：洗衣机控制器的设计主要是时序控制和定时器的设计，由一片fpga和外围电路构成电器控制部分。fpga接收键盘的控制命令，控制洗衣机的正转、反转、停机和定时时间为0报警的工作状态、控制并显示工作状态以及显示定时时间。对fpga芯片的编程采用模块化的verilog hdl (硬件描述语言)进行设计，设计由分频模块，定时时间模块，数码管显示模块组成，顶层实现整个芯片的功能。顶层使用原理图实现，底层由verilog hdl语句实现。fpga的输入时钟为40m hz，因此使用了分频模块输出1hz的方波给定时器设定自减模块提供每1s自减1的信号，定时器模块输出的自减值输入给数码管显示译码模块和时序控制模块，通过译码模块定时器的值可以在数码管上显示，同时定时器的值输入到时序控制模块由此可以控制洗衣机的正转、反转、停机和报警工作方式。四电路设计仿真与综合：（一）分频设计1. 基于verilog的分频器设计源文件module fenpin(clki,clko);input clki;output clko;reg clko;reg 31:0 out;always(posedge clki)beginif(out=40000000)out=0;elseout=20000000) clko=1b1; else clko=1b0;endendmodule (二) 洗衣机总洗涤程序源文件：module control(clk,rst,startk,wlh,wll,pumpk,wrk,wfk,draink,spink,alartk);input clk,rst,startk,wlh,wll;output pumpk,wrk,wfk,draink,spink,alartk;reg4:0 state;reg pumpk,wrk,wfk,draink,spink,alartk,sta;reg8:0 t,t1,t2;reg1:0 tt;parameterawait=5b10000,pump=5b01000,wash=5b00100,drain=5b00010,spin=5b00001;/-状态独热码-always (posedge clk) if(rst) begin state=await; t=0; t1=0; t2=60; tt=0; pumpk=0; wrk=0; wfk=0; draink=0; spink=0; alartk=0; end /-进入待机状态-elsecase(state) await: if(startk) state=pump; else begin state=await; t=0; t1=0; t2=20; tt=0; wrk=0; wfk=0; draink=0; spink=0; pumpk=0; /alartk=0; end /-待机状态- pump: if(wlh) /begin state=wash; / pumpk=0; / end else if(tt=3) begin state=await; alartk=1; end else begin state=pump; pumpk89) /begin state=drain; /t=0; /t1=0; / end else begin state=wash; pumpk=0; t44) t10)&(t121) begin wfk=1; /wrk=0; t123)&(t144) begin /wfk=0; wrk=1; t1=t1+1; end else begin wfk=0; wrk=0; t1=t1+1; end end /-洗涤状态-*/task timing;/output key;/input 4:0 tics;/begin/ repeat(tics) (posedge clk);/ key=0;/end/endtask/-计时任务- drain: if(wll) state=spin; else begin state=drain; draink=1; wrk=0; wfk=0; t=0; t1=0; end/-排水状态- spin: if(tt3) begin state=spin; if(t2) begin t2=t2-1; spink=1; end else begin t2=20; tt=tt+1; spink=0; draink=0; state=pump; end end else /begin / state=await; alartk=1; /repeat(alart_tics); /end /end /-甩干状态- default: state=await;endcaseendmodule （三）总的洗衣机波形仿真：（四）.总控制电路的rtl视图：第一页 第二页 由于所截面积有限，所以分为三个图显示 第三页五、实验总结在经过了几天的学习设计仿真，我学到了很多东西，主要是对数字电路的基础理论知识的复习巩固和对fpga方面知识的掌握，更加清楚了解到了verilog hdl语言的魅力，对以前学的理论知识通过实践来检验，更深入的理解了理论联系实际的重要性。经过这次课设,我有以下收获:1.写程序是一定要认真仔细，曾误将表示位宽的单引号“”写为编译指令的“”重音符号，给自己带来很大的麻烦