简易数字钟的设计结课论文.doc

学院：物理科学与信息工程学院专业：电 子 信 息 工 程 题目：简易数字钟的设计 姓名：x x x 学号：xxxxxxx 简易数字钟设计物理科学与信息工程学院 xxxx级xx班 xxx摘 要简易数字钟是一种有“时”“分”“秒”显示功能并具备校时功能的数字时钟。与机械式时钟相比具有更高的准确性和直观性，具有更长的使用寿命，能被更好的广泛运用。本文所设计的简易数字钟原理是基于我们已学过的数字电子技术基础知识，然后将理论与实际相结合。简易数字钟电路中包含组合逻辑电路和时序逻辑电路两大部分以及振荡电路和校时电路。关键字 数字时钟； 多谐振荡电路； 加法计数器； 显示译码器； 校时器前 言数字钟从原理上讲是一种典型的数字电路，其中包括组合逻辑电路和时序逻辑电路。设计与制作数字电子钟前提是必须了解数字钟的原理，然后运用我们所学的数字电子技术基础知识完成具有一定实用价值的简易数字钟的设计与制作。并通过设计制作过程进一步学习与掌握各种组合逻辑电路与时序逻辑电路的原理与使用方法，从而实现理论与实践相结合。我们要利用74ls47、74ls192、74ls00以及集成555定时器的功能实现数字钟，首先我们来了解一下各个集成块的功能。1基本集成块功能简介11 555集成定时器555定时器是一种多用途的数字-模拟混合集成电路，利用它能极为方便的构成多谐振荡器。图一是555定时器的图形符号，我们将555定时器的vi1和vi2（图一中6和2）连接在一起，然后再将vod（图一中7）经rc积分电路接回输入端就可以构成图二的多谐振荡器了。我们可以计算电容c的充、放电时间t1、t2，然后可以得到多谐振荡器的振荡周期t。 图一 图二 12 双时钟同步十进制加/减计数器74ls192双时钟同步十进制加/减计数器74ls192，加法计数脉冲和减法计数脉冲来自两个不同的脉冲源。当clku端有计数脉冲输入时，计数器做加法计数；当clkd有计数脉冲输入时，计数器做减法计数。74ls192具有异步清零、异步预置数功能。图三是74ls192的图形符号，表一为74ls192的功能表。图三 图四 表 一异步预置数端清零端 (clku）加计数脉冲输入端(clkd)减计数脉冲输入端非同步进位输出端非同步借位输出端计数输出端数据输入端 13 七段显示译码器74ls47 在数字系统中，常常需要将运算结果用人们习惯的十进制数字形式显示出来，这就要用到显示译码器，常用的显示器件是七段字符显示器。七段显示译码器74ls47是一种与共阳极数字显示器配合使用的集成译码器。74ls47（bcd-七段显示译码器）：其作用是将输入的四位二进制数码译成驱动七段字符显示器所需要的电平信号，使它能显示09的十进制数字。图二74ls47的图形符号，为表二是74ls47的功能表。 表 二灭零输入端 灭零输出端试灯输入端灭零输入端时，正常译码显示注：表中的状态在“/” 上为输入，在“/”下为输出“x”为任意值74ls47的逻辑功能：（1）特殊控制端bi/rbo。bi/rbo可以作输入端，也可以作输出端。作输入使用时，如果bi=0时，不管其他输入端为何值，ag均输出0，显示器全灭。因此bi称为灭灯输入端。作输出端使用时，受控于rbi。当rbi=0，输入为0的二进制码0000时，rbo=0，用以指示该片正处于灭零状态。所以，rbo 又称为灭零输出端。（2）试灯输入端。当lt=0时，无论输入怎样，ag输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。 lt称为试灯输入端（3）灭零输入端。当lt=1，而输入为0的二进制码0000时，只有当rbi =1时，才产生0的七段显示码,如果此时输入rbi =0 ，则译码器的ag输出全0，使显示器全灭；所以rbi称为灭零输入端。（4）正常译码显示。lt=1，bi/rbo=1时，对输入为十进制数l15的二进制码（00011111）进行译码，产生对应的七段显示码。2简易数字钟设计过程21 简易数字钟设计原理每个数字钟都必须有秒脉冲发生器来产生秒的计数脉冲，在这里我们用集成555定时器来产生秒计数脉冲。数字钟不可能随时显示当前的正确时间，因此，我们需要设计一个校时电路对数字钟校时，使之可以正确显示当前时间。把集成555定时器产生的秒计数脉冲接入到秒个位计数器上，将“秒” “分” “时”的计数电路级联起来，并使用数码显示管显示各级的数值。其基本框图如图五所示。74ls47译码器时十位计数位计数数时个位计数位计数数分十位计数位计数数分个位计数位计数数秒十位计数位计数数秒个位计数位计数数无消抖动校时，校分控制电路集成555振荡器 74ls47译码器74ls47译码器74ls47译码器74ls47译码器74ls47译码器图五22 多谐振荡电路振荡器是构成数字时钟的核心，振荡器的稳定性直接影响数字时钟的准确性和稳定性。因此，在利用集成555定时器构成多谐振荡器并产生脉冲信号时，应选取合适的rc原件，只有rc的组合值正确，才可以保证集成555定时器产生的秒信号精确。将集成555定时器产生的秒计数脉冲连接至秒计数器的低位的clku作为秒计数的脉冲信号。我们已知多谐震荡电路充、放电时间t1、t2和振荡周期t的计算公式为：t=t1+t2=0.7(r1+2r2)c在获取适当的rc组合值时，我们一般是采用先确定电容c的值，然后通过细微调节电阻r的大小，将脉冲信号尽可能的控制在每秒一次状态。23 各级计时电路简易数字钟的计时电路包含三部分：秒计时器、分计时器和时计时器，秒计时器和分计时器都是60进制，时计时器可以是12进制也可以是24进制，这里我们已12进制为例设计。“秒” “分” “时”计时器都可用两片74ls192来实现，两片74ls192分为低位（代表个位）与高位（代表十位）。把三级计时器用导线连接起来，当秒计时器走完一个周期（即0-59）后，再次到来一个秒计数脉冲时秒计时器产生进位信号，使得分计时器加一；同理，当分计时器走完一个周期后，时计时器加一。当计时器显示为11时59分59秒后，再次有秒计数脉冲产生时，重新由0时0分0秒开始新的计时。设计时，先将两片74ls192构成100进制加法计数器，然后使用74ls192的异步置数功能将100进制加法计数器改接成60进制加法计数器。由于“秒”“分”计数都是60进制，固其原理一样，在这里我们以“秒”计数器为例。首先把集成555定时器产生的秒计数脉冲接入到秒计数器低位片的加计数脉冲输入端clku上。然后，将秒计时器的低位片与高位片的并行输入端d3、d2、d1、d0分别接低电平“0”，低位片的进位输出端co接高位片的加计数脉冲输入端clku，以实现低位片到高位片的进位级联。同时，将低位片与高位片的减计数脉冲输入端clkd接高电平“1”、异步清零输入端rd接低电平“0”，低位片和高位片的借位输入端bo悬空；把秒计数器低位片和高位片的q3、q2、q1、q0分别接到七段显示译码器74ls47的d、c、b、a输入端，用来显示计数。下面我们开始设计秒计数器的置数功能，将秒计时器高位片的q2、q1通过与非门接至高位片和低位片的异步置数输入端ld。在秒计数器显示为59（对应二进制为0101 1001）时，的高位片计数为5时其q3 q2 q1 q0对应为0101，低位片计数为9（q3 q2 q1 q0=1001），当低位片再次接收到计数脉冲时将产生进位信号，使得高位片变为6（即0110），由于74ls192是异步置数，高位片产生6的同时也产生了置数信号“0”，使得高位片不能显示6，而是直接置数为0（即d3d2d1d0=0000）。这样就实现了059的一个周期循环，也即产生了秒计数器的60进制。同理，我们可以得到分计数器的60进制计数。数字钟的时计数器是12进制，其实现原理与60进制类似，不同之处是其高位片和低位片要同时置数，低位片由2置0，高位片由1置0。就是将低位片的q1和高位片q0通过与非门接回到两片74ls192的异步置数输入端ld上。已经有了各级的计时电路，我们接下来要把各级计时电路级联起来，实现“秒”“分”“时”的关联显示。级间进位有多种方法，一种是级间进位电路进位比较稳定，不易产生波动和干扰，但是电路设计复杂；另一种级间进位电路较为简单且容易实现，但是容易产生波动和干扰，可以说两种进位各有优缺点。我们以较为简单的级间进位电路为例，这种级间进位直接用级内进位信号就可以实现，也就是把下一级级内进位信号接到该级低位片的加计数脉冲输入端clku上即可。24 各级的校时电路及显示电路为了使数字钟可以正确显示当前时间，我们为所设计的数字钟加上校时电路，校时电路的设计是利用了组合逻辑电路的相关知识。组合逻辑电路较为简单，我们在这里就不详细说明了，只是简单的介绍一下校时器的制作。我们选择利用与非门和可控单脉冲来实现校时电路，在上面提到的级间进位的基础之上再次使用一个与非门实现校时电路。首先将级间进位与非门的输出端接到另一个与非门的信号输入端上，与非门的另一个信号输入端接到可控单脉冲的高电平接孔，用新接入的与非门的信号输出端换接至原级间进位与非门的进位输出端所接的clku上，这样就实现了校时电路。当按动可控脉冲时就可以对各级进行校时。以上校时电路主要是对分计数器和时计数器进行校时，由于秒计数器不用校时，所以这里我们就不在给秒计数器设计校时电路。至此，我们设计的数字钟已经成型，其基本电路图如图六所示。图六3简易数字钟调试31 调试过程我们按照图五将电路图接好以后，接下来要对电路进行调试，以希望电路可以稳定精确的显示当前时间。首先，我们检验数字钟的核心电路多谐振荡电路，通过测量多次数码显示管的亮灭周期求出单个周期，使其为1秒。如果存在误差可以适当微调振荡电路的电阻r。然后，检验各级计数电路。通过一定时间的计数和利用校时电路观察一下秒、分计时器是否为60进制，时计时器是否为12进制，两个计时器之间的进位是否正常。如果干扰严重，我们可以将所有导线变的尽可能的短，以减少不必要的干扰。最后，检验校时器。通过调节可控单脉冲信号检验所控制的计时器是否能校时。4设计总结41 设计心得通过本次简易数字钟的设计，对以前学到了知识有了新的理解和认识，加深了对所学知识的记忆，并将所学的理论知识与实际结合起来，加强了理论与实践