《半导体存储器和PL》PPT课件.ppt

数字逻辑与电路 第5章 半导体存储器及PLD 基本要求： 1.熟悉半导体存储器的分类 2.了解半导体存储器的电路结构和基本原理 3. 熟悉存储器容量的扩展方法 4. 熟悉可编程逻辑器件基础 5. 了解通用阵列逻辑GAL 6. 了解CPLD、FPGA的基本构成和特点 数字逻辑与电路 5.1 半导体存储器的类型： 1. 只读存储器ROM( Read-Only memory) ROM PROM EPROM E2PROM FEPROM 2. 随机存取存储器RAM （ Random Access Memory） SRAM DRAM 数字逻辑与电路 5.2 只读存储器（ROM） （1）从制造工艺上分： 二极管ROM 、双极型ROM 、单极 型ROM 5.2.1 ROM的类型： 1 1 A B Ucc Y0Y1Y2Y3 特点： 电路简单 可靠性高 抗干扰能力强 存储内容固定 容量小 功耗较大 Y=Y3Y2Y1Y0 当AB=00时，Y=0100 当AB=01时，Y=0010 当AB=10时，Y=0001 当AB=11时，Y=1000 数字逻辑与电路 5.2 只读存储器（ROM） （2）按内容存入方式： 固定ROM，又称为掩膜ROM 可编程ROM： PROM一次可编程存储器； EPROM：光可擦除可编程存储 器； E2PROM：电可擦除可编程存储 器； Flash Memory：快闪存储器。 5.2.1 ROM的类型： 数字逻辑与电路 （1）PROM结构示意图（编程前） 熔丝连通代表1 或门矩 阵 44 Bit PROM 5.2.2 ROM 的工作原理 数字逻辑与电路 （2）EPROM存储数据的基本原理 采用浮栅技术生产的可编程存储器 存储单元采用N沟道叠栅MOS管(SIMOS) P型衬底 N+N+ 浮栅 控制栅极 源极 漏极 没有外引没有外引 线的栅极线的栅极 电写入，光擦除 5.2.2 ROM 的工作原理 数字逻辑与电路 （3）E2PROM存储数据的基本原理 采用浮栅技术生产 的可编程存储器， 也称为隧道MOS 管； 可重复擦写10000 次以上； 电写入电擦除 P型衬底 N+N+ 浮栅 控制栅极 源极 漏极 隧道隧道 5.2.2 ROM 的工作原理 数字逻辑与电路 （4）快闪（Flash)存储器基本原理 这种存储单元的MOS管结构与SIMOS管类似 P型衬底 N+ N+ 浮栅 控制栅极 源极 漏极 P型衬底 N+N+ 浮栅 控制栅极 源极 漏极 SIMOS 更宽更薄 5.2.2 ROM 的工作原理 数字逻辑与电路 5.2.3 ROM 的结构 ROM的组成： 存储矩阵 地址译码器 输出控制电路 3类总线： 地址线 数据线 控制线 行列选择数据 存储矩阵 输出控制电路 数据输出 地 址 译 码 器 地址输入 控制信号 数据总线 （1）基本组成框图 数字逻辑与电路 一个存储器由许多存储单元组成，通常存储单 元排列成矩阵形式，每个存储单元存放1位二 值数据； 存储器以字为单位组织内部结构，l个字含有 若干个存储单元，其个数称为字长； 在实际应用中，常以字数和字长的乘积表示存 储器的容量，存储器的容量越大，意味着存储 器可存储的数据越多 。 （2）存储矩阵 5.2.3 ROM 的结构 数字逻辑与电路 存储容量为：83241024（256个字，每字4位），排成 3232列的矩阵形式 。 （2）存储矩阵 5.2.3 ROM 的结构 数字逻辑与电路 v读写操作时通常是按字进行的，因此将一个字的 存储单元编为一组，并赋予一个号码地址， 不同的字单元具有不同的地址，因而字单元也称 为地址单元； v地址译码电路用来实现“字地址”的选择，在大容 量存储器中通常采用双译码结构，即将输入地址 分为行地址和列地址； v地址单元的个数N与二进制地址码的位数n满足关 系式 N=2n （3）地址译码 5.2.3 ROM 的结构 数字逻辑与电路 双译码结构 00011111 （3）地址译码 5.2.3 ROM 的结构 数字逻辑与电路 28C16A引脚封装 28C16A 组成框图 5.2.3 ROM 的结构 数字逻辑与电路 （1）用ROM实现十进制数码显示电路 5.2.4 ROM 的应用举例 数字逻辑与电路 这些单元不用 0000000 0000000 0000000 0000000 0000000 0000000 1100111 1111111 0000111 1111101 1101101 1100110 1001111 1011011 0000110 0111111 ROMROM A0 A1 A2 A3 D1 D2 D3 D4 D5 D6 D7 A B C D a b c d e f g CS OE 0000地址单 元的内容对 应七段数码0 1001地址 单元的内 容对应七 段数码9 数字逻辑与电路 （2）用ROM构成的任意波形发生器如图所示，改变ROM 的内容，即可改变输出波形。当ROM的内容如表中所示时 ，画出输出端随CP变化的波形。 计数器ROMD/A 地址码数据 波形 CP 正弦波信号发生器电路图 数字逻辑与电路 Addr01234567 00FFFEFCF9F5EFE9E1 08D9CFC5 BA AE A29689 107C7063574B40352B 18221A130D08040100 20000104080D131A22 282B35404B5763707C 308996A2 AE BA C5CFD9 38E1E9EFF5F9FCFEFF 正弦波波形数据 数字逻辑与电路 正弦波波形发生器仿真电路图 将正弦波波形 数据预存在字 信号发生器中 数字逻辑与电路 5.3 RAM的类型和特点 按照存储机理的不同，RAM又可分为静态 RAM 简称 SRAM和动态RAM 简称DRAM RAM使用灵活、方便，可以随时从其中任 一指定地址读出（取出）或写入（存入）数 据 RAM具有易失性，一旦失电，所存储的数 据立即丢失 数字逻辑与电路 5.3.1 SRAM存储单元结构 RS触发器行控制门行控制门 列控制门 数字逻辑与电路 5.3.2 SRAM读写条件及特 点 存储单元能够进行读写操作的条件是，与它 相连的行、列选择线均须呈高电平 静态存储单元是由触发器构成的，写入/读出 存取控制方便，只要不断电，数据能永久保存 静态RAM存储单元所用的晶体管数目多，功 耗大，集成度受到限制 数字逻辑与电路 5.4 DRAM存储单元 动态RAM存储数据的原理是基于MOS管栅极电 容的电荷存储效应 由于存在漏电流，电容上存储的数据（电荷）不 能长久保存，必须定期给电容补充电荷，以避免 存储数据的丢失，所以这种操作称为再生或刷新 有三管动态存储和单管动态存储两种形式 数字逻辑与电路 5.4.1 三管动态存储单元的结 构 Xi (行选择线) Yj (列选择线) “写” 位 线 “读” 位 线 存储 单元 写入刷 新控制 C T1 T2 T3 T4 T5 DI DO R VDD G1 G2 G3 数字逻辑与电路 Xi Yj C T1 T2 T3 T4 T5 DI DO R VDD G1 G2 G3 存储单元是以 MOS管T2的栅极 电容C为基础构 成的，数据存于 C中。 若电容C充有足 够的电荷，使T2 导通，则为逻辑0 ，否则为逻辑1 存 储 单 元 写入刷 新控制 （1）存储单元 的存储原理 数字逻辑与电路 Xi Yj C T1 T2T3 T4 T5 DI DO R VD D G1 G2 G3 （2）存储单元 的选择 图中行、列选择线 Xi 、Yj均为高电平时， 存储单元被选中 =1 =1 =1时进行读操 作，同时进行刷新 操作。 0时进行写 操作，同时进行刷 新操作。 数字逻辑与电路 Xi Yj C T1 T2 T3 T4 T5 DI DO R VDD G1 G2 G3 （3）存储单元刷新 刷新操作也可以通 过只选通行选择线 来实现即 此时Xi有效的整个一 行存储单元被刷新 由于列选择线Yj无效 ，因此数据不被读 出 数字逻辑与电路 5.4.2 单管动态存储单 元 为了提高集成 度，目前大容 量动态RAM的 存储单元普遍 采用单管结构 。 存储单 元 门控管 分布电 容 数字逻辑与电路 单管动态存储单元的读写 读出数据时： CS CW VS VW=VS CS /（CSCW） 因此，需经读出放大器对信 号放大 。 每次读出后，必须及时对读 出单元刷新 数字逻辑与电路 5.5 RAM的基本结构 存储器的组成： 存储矩阵 地址译码器 I/O控制电路 具有3类总线： 地址线 数据线 控制线 行列选择数据 数据总线 数字逻辑与电路 5.5.1 输入/输出控制电 路 片选信号线 读/写控制 信号线 输入输出信号线数据信号线 存储单元矩阵 数字逻辑与电路 存储单元矩阵 当CS=1时 0 0 高阻态 存储器不工作 5.5.1 输入/输出控制电 路 数字逻辑与电路 存储单元矩阵 0 当CS=0时，芯片选通 =1 打开 1 5.5.1 输入/输出控制电 路 数字逻辑与电路 存储单元矩阵 当CS=0时，芯片选通 =0 打开 写操作 1 打开 5.5.1 输入/输出控制电 路 数字逻辑与电路 5.6 RAM存储容量的扩展 单个存储器芯片常常不能满足存贮容量的要求 ，因此必须把若干个存储器芯片连接在一起， 以扩展存储容量； 存储器的字数通常采用K、M或G为单位，其 中1K=210=1024，1M=220=1024K， 1G=230=1024M； 扩展存储容量分为增加字长增加字长和增加字数增加字数两种。 请见P259 习题 5 5-3 数字逻辑与电路 P259 5-3 下列存储器各有多少条地址线？每片存储 器最多可以存储多少字节？ （1）1282 BIT （2） 5124 BIT （3） 2k4 BIT （4） 4k1 BIT （5） 1M1 BIT （6）2M8 BIT 7条地址线，最多存储32字节 9条地址线，最多存储256字节 11条地址线，最多存储1k字节 12条地址线，最多存储512字节 20条地址线，最多存储128k字节 21条地址线，最多存储2M字节 数字逻辑与电路 常规RAM芯片字长有1、4、8、16、32位等； 实际使用时，当字长超过RAM芯片的字长时，需 要对RAM实行位扩展； 位扩展可以通过并联芯片来实现； 所谓并联就是将地址线、读/写线和片选信号对应 地并联在一起，而各个芯片的数据I/O作为整个字 的各个字的位线。 5.6.1字长(位数)的扩展的方 法 数字逻辑与电路 用4个4K4位RAM构成的4K16位存储系统 5.6.1字长(位数)的扩展的方 法 数字逻辑与电路 5.6.2 字数的扩展的方法 利用外加译码器，控制存储器芯片的片选输入 端来实现； 利用外加译码器的输入端提供存储器扩展所需 要的地址线； 译码器的输出分别连接到RAM的片选信号控制 端CS，以此保证输入一个地址时，只有一片 RAM被选中； 各个RAM的读/写线被连接到一起； 各个RAM的数据线同样被连接到一起。 数字逻辑与电路 用4个8K8位 RAM扩展为 32K8位的存储 系统 74139 5.6.2 字数的扩展的方法 数字逻辑与电路 32K8位存储器系统的地址分配表 各 RAM 芯片 译码 器 有效输 出端 扩展的 地址输 入端 A14A13 8K8位RAM芯片地址输入端 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 对应 的 十六进 制地址 码 I Y0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 . . . 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 00000H 00001H 00002H . . . 1FFFFH II Y1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 . . . 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 20000H 20001H 20002H . . . 3FFFFH 数字逻辑与电路 32K8位存储器系统的地址分配表( 续) 各 RA M芯 片 译码 器有 效输 出端 扩展的 地址输 入端 A14A13 8K8位RAM芯片地址输入端 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 对应 的 十六进 制地址 码 III Y2 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 . . . 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 40000H 40001H 40002H . . .5FFFFH IV Y3 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 . . . 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 60000H 60001H 60002H . . .7FFFFH 数字逻辑与电路 MCM6264 Motorola 是8K8位的SRAM 20引脚塑料双列直插封装 数字逻辑与电路 MCM6264 逻辑结构 图 A0A12为地址 输入 DQ0DQ7为数 据输入/输出 W为写允许 G为输出