VHDL的元件例化语句.ppt

第六讲 VHDL硬件描述语言_4 教学课时：2学时 教学内容： VHDL语句 （1）元件例化语句（1学时） （2）生成语句（1学时） 元件例化语句 元件例化就是将预先设计好的设计实体 定义为一个元件，然后利用映射语句将 此元件与另一个设计实体中的指定端口 相连，从而进行层次化设计。元件例化 是使VHDL设计实体构成“自上而下”或 “自下而上”层次化设计的一种重要途径 。 元件例化语句分为元件声明和元件例化 两部分。 用元件例化方式设计电路的方法是： （1）完成各种元件的设计。 （2）元件声明。 （3）通过元件例化语句调用这些元件 ，产生需要的设计电路。 元件声明语句的格式 COMPONENT 元件名 GENERIC ； PORT ； END COMPONENT； 元件例化语句的格式 元件例化就是将元件的引脚与调用该元 件的端口的引脚相关联。关联方法有位 置关联，名字关联，混合关联。 （1）位置关联方式 例化名：元件名 port map(信号1，信号2，.); （2）名字关联方式 例化名：元件名 port map(信号关联式1，信号关联式2，.); 信号关联式形如：a=a1,b=b1,意思是将元件的引脚a与调用该 元件的端口a1相关联。这种情况下，位置可以是任意的。 （3）混合关联方式 将上述两种相结合，即为混合关联方式。 元件例化举例 例1：利用2输入与非门元件，设计4输入的与非与 非电路。 方法一:在调用文件里声明元件，它放在结构体的 begin之前。 第一步：设计2输入与非门，其VHDL源程序为 nand_2.vhd; 第二步：元件声明及元件例化，其VHDL源程序为 nand_4.vhd; 生成的RTL视图： library ieee; use ieee.std_logic_1164.all; entity nand_2 is port(a,b:in std_logic; y:out std_logic); end nand_2; architecture one of nand_2 is begin process(a,b) begin y； END GENERATE 标号； 其中循环变量的值在每次的循环中都将发生变化；离散范 围用来指定循环变量的取值范围，循环变量的取值将从取值 范围最左边的值开始并且递增到取值范围最右边的值，实际 上也就限制了循环的次数；循环变量每取一个值就要执行一 次GENERATE语句体中的并行处理语句；最后FOR- GENERATE模式生成语句以保留字END GENERATE 标号 ：；来结束GENERATE语句的循环。 生成语句的典型应用是存储器阵列和寄存器。下面以四位 移位寄存器为例，说明FOR- GENERATE模式生成语句的优 点和使用方法。 4位D触发器的VHDL程序文件： library ieee; use ieee.std_logic_1164.all; entity shift_reg4 is port(clk:in std_logic; D:in std_logic; Q:out std_logic); end shift_reg4; architecture two of shift_reg4 is component shift_reg1 port(clk:in std_logic; D:in std_logic; Q:out std_logic); end component;-元件声明 signal y:std_logic_vector(0 to 4); begin y(0)； END GENERATE 标号； 思考题 设计一位二进制全加器，然后利用for- generate生成语句实现4位二进制全加 器，并仿真验证设计结果。 library ieee; use ieee.std_logic_1164.all; entity adder_1 is port(a,b:in std_logic; cin:in std_logic; cout:out std_logic; s:out std_logic); end adder_1; architecture one of adder_1 is signal temp:std_logic_vector(2 downto 0); begin process(a,b,cin) begin temp=a if temp=“011“ or temp=“101“ or temp=“110“ or temp=“111“ then cout=1; else cout=0; end if; s=a xor b xor cin; end process; end one; 一位二进制全加器的VHDL代码 library ieee; use ieee.std_logic_1164.all; entity adder_4 is port(a,b:in std_logic_vector(3 downto 0); cin:in std_logic; cout:out std_logic; sum:out std_logic_vector(3 downto 0); end entity; architecture one of adder_4 is component adder_1 port(a,b:in std_logic; cin:in std_logic; cout:out std_logic; s:out std_logic); end component; signal qout:std_logic_vector(3 downto 0); signal qin:std_logic_vector(4 downto 0); signal s:std_logic_vector(3 downto 0); begin qin(0)=cin; u0:for i in 0 to 3 generate ux:adder_1 port map(a(i),b