Altera FPGA的设计流程.ppt

贺 光 辉 清华大学电子工程系,altera fpga的设计流程,1,目标,掌握fpga的标准设计流程和工具 用modelsim进行功能级仿真并诊断rtl code 用quartus ii做设计综合和布局布线 用fpga mega-functions做设计 返标sdf并运行门级的仿真 掌握fpga的时序约束 了解fpga的设计原则,2,提纲,fpga概要 fpga的设计流程 用modelsim进行仿真和调试 用quartus ii进行时序分析、综合等 fir滤波器的设计实例,3,fpga概要,4,fpga的优点,集成度高，可以替代多至几千块通用ic芯片 极大减小电路的面积，降低功耗，提高可靠性 具有完善先进的开发工具 提供语言、图形等设计方法，十分灵活 通过仿真工具来验证设计的正确性 可以反复地擦除、编程，方便设计的修改和升级 灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间 布局布线容易，设计过程相当于只有asic设计的前端 研发费用低 不需要投片费用,5,fpga的应用前景,通信、控制、数据计算等领域得到了广泛的应用 减少电子系统的开发风险和开发成本 缩短上市时间（time to market） 通过在系统编程、远程在线重构等技术降低维护升级成本 系统的原型实现asic的原型验证,6,asic常用fpga进行原型机验证,cpld与fpga的区别,7,cpld还是fpga ？,复杂组合逻辑：cpld pld分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至2030多个组合逻辑输入 复杂时序逻辑：fpga fpga芯片中包含的lut和触发器的数量非常多，往往都是成千上万,8,推荐书籍,verilog verilog数字系统设计教程 夏宇闻 北京航天航空大学出版社 硬件描述语言verilog 刘明业等译 清华大学出版社 fpga 基于fpga的嵌入式系统设计 任爱锋 西安电子科技大学出版社 基于fpga的系统设计（英文版） wayne wolf 机械工业出版社 ic设计 reuse methodology manual for system-on-a-chip designs 3rd ed. michael keating, pierre bricaud. 片上系统:可重用设计方法学沈戈,等译电子工业出版社, 2004 writing testbenches : functional verification of hdl models / janick bergeron boston : kluwer academic, c2000,9,推荐文章,/papers/ verilog coding styles for improved simulation efficiency state machine coding styles for synthesis synthesis and scripting techniques for designing multi-asynchronous clock designs synchronous resets? asynchronous resets? i am so confused! nonblocking assignments in verilog synthesis, coding styles that kill!,10,fpga的设计流程,11,目标,完成本单元的学习后你将会 列出fpga设计过程的步骤（以altera的fpga为设计例子） 用缺省的软件选项来实现一个fpga的设计 quaturs ii modelsim,12,fpga的设计流程,fpga的设计流程 用modelsim进行仿真 用quartus ii进行综合和时序分析 用quartus ii进行布局布线、调试和下载,13,14,fpga设计流程,15,综合 - translate design into device specific primitives - optimization to meet required area & performance constraints - synplify, quartus ii,design specification,布局布线 - map primitives to specific locations inside target technology with reference to area & performance constraints,design entry/rtl coding - behavioral or structural description of design,rtl仿真 - functional simulation (modelsim, quartus ii) - verify logic model & data flow (no timing delays),le,m512,m4k,i/o,fpga设计流程,16,时序分析 - verify performance specifications were met - static timing analysis,门级仿真 - timing simulation - verify design will work in target technology,pc board simulation & test - simulate board design - program & test device on board - use signaltap ii for debugging,tclk,系统规划和预算,系统功能的总体规划： 功能集的定义； 端口的定义； 模块的基本划分和功能定义： 每个模块应该完成的功能； 模块之间的接口定义； 模块间通讯的问题一定要考虑好，硬件通信的成本一般比较大。,17,设计的整体规划,设计规模的初步估计，大致应该选择哪一层次的芯片； 设计时序的宏观规划： 频率和时钟结构； 可能的关键路径，着重优化； 模块的进一步细化，考虑可重用性等的规划： 可以考虑基本单元，比如加法、乘法器和寄存器等。,18,设计文档化非常重要,设计实现,用电路框图或者hdl描述实现自己的设计： 图形输入:状态图输入,波形图输入,原理图输入 简单的设计可以用电路框图； 大型复杂的一般倾向于用hdl描述； hdl描述和计算机编程中的高级语言描述有很大不同，每一个描述都要考虑硬件的实现能力，是不是可以综合的等等，目前hdl语言标准中仍然有不能被综合的语法，这些要尤其注意。,19,功能仿真,对逻辑功能进行验证： 不考虑时序问题，认为门都是理想门，没有延时； 详细一些的可以认为门延时都是一样，而忽略互连线的延时。,20,逻辑综合,通过映射和优化，把逻辑设计描述转换为和物理实现密切相关的工艺网表：,21,逻辑综合,将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配而成的过程。,22,布局布线也叫适配,将综合生成的网表文件，在fpga内部进行布局布线的设计，并最终生成用于下载的二进制配置文件；如jedec、jam格式的文件，适配所选定的目标器件必须属于原综合器指定的目标器件系列,23,逻辑综合器,edif网表 （netlist）,fpga厂家工具,调用模块的 综合模型,设置布局布线约束条件,hdl网表 （netlist）,sdf文件 （标准延时格式）,下载/编程文件,时序逼近,时序逼近流程是一个推荐的设计方法可以帮助设计满足它们的时序目标,24,门级仿真,25,sdf 文件,industry standard format automatically generated when you compile a design (output file with extension .sdo) contain timing information device delays interconnect delays port delays path delays timing checks can be back-annotated to a design for accurate model of delays,26,物理验证,将生成的二进制配置文件下载到fpga上，进行实际的功能和时序的测试； altera （.sof文件） xlinx (.bit 文件)， 由于fpga常常是作为整个系统一部分，因此还应该将fpga放到整个系统中进行验证，整个系统工作正常，才算完成了开发过程。,27,28,用modelsim 仿真,内容,modelsim产品简介 modelsim的用途 用modelsim进行功能仿真 用modelsim进行时序仿真,29,modelsim产品简介（1）,由mentor graphics公司 的子公司model tech公司开发 工业上最通用的仿真器之一 支持verilog 和 vhdl仿真 oem版本允许verilog仿真 或者 vhdl 仿真 modelsim/se 首要的版本，能混合仿真verilog 和 vhdl modelsim/xe oem版,包含xilinx公司的库文件 modelsim/ae oem版,包含altera公司的库文件,30,modelsim产品简介（2）,modelsim 用户界面,31,main主窗口:,structure结构窗口,process处理窗口:,signal&variable信号 和变量窗口,dataflow数据流窗口,source源窗口,wave&list 波形和列表窗口,modelsim的用途,rtl 仿真（功能仿真） 验证设计hdl的基本逻辑功能,属于最基本的验证 仿真速度最快 门级仿真 采用综合软件综合后生成的门级网表 不带有布局布线后产生的时序信息 时序仿真（后仿真） 在门级仿真的基础上加入时延文件“.sdf”文件 速度很慢，需要很长时间,32,用modelsim作功能仿真(1),modelsim 的实现方法： 交互式的命令行 (cmd) 利用控制台的命令行 用户界面 (ui) 能接受菜单输入和命令行输入 批处理模式 从dos或unix命令行运行批处理文件,33,用modelsim作功能仿真(2),基本仿真步骤： 1 建立库 2 映射库到物理目录 3 编译源代码 - 所有的hdl代码必须被编译 4 启动仿真器 5 执行仿真,34,用modelsim作功能仿真(3),1 建立库 ui) 从主菜单里面: design - create a new library cmd) 从main, 记录窗口: modelsim vlib ,35,用modelsim作功能仿真(4),2 映射库到物理目录 ui) 从主菜单: design - browse libraries design - create a new library cmd) 从主体的记录窗口: modelsim vmap ,36,用modelsim作功能仿真(5),3 编译源代码(verilog) ui) design - compile cmd) vlog -work .v .v 文件按出现的顺序被编译 文件的顺序或者编辑的顺序不重要 支持增量式编译(只有被改动的设计单元被编译） 缺省编译到work库 例如. vlog my_design.v,37,用modelsim作功能仿真(6),3 编译源代码,38,点亮一个或多个文件并点击 compile,用modelsim作功能仿真(7),4 启动仿真器 ui) design - load new design cmd) vsim -lib vhdl vsim top_entity top_architecture verilog vsim top_level,39,用modelsim作功能仿真(8),4 启动仿真器,40,选择库,选择顶级module 或 entity/architecture,用modelsim作功能仿真(9),5 执行仿真 ui) run cmd) run 按timesteps指定的时间长度执行仿真,41,42,用modelsim作功能仿真(10),5 执行仿真(ui),选择 timesteps数量就可以执行仿真,restart 重装任何已改动的设计元素并把仿真时间设为零 com) restart,43,用modelsim作功能仿真(11),5 执行仿真-run 命令举例 run 1000 从当前位置运行仿真 1000 timesteps run 2500 ns 从当前位置运行仿真2500 ns run 3000 运行仿真到 timestep 3000,44,用modelsim作功能仿真(12),5 执行仿真-仿真器激励 测试台 verilog 或 vhdl代码 非常复杂的仿真（交互式仿真、数据量大的仿真） force命令 简单的模块仿真 直接从命令控制台输入 .do 文件 (宏文件),45,用modelsim作功能仿真（13）,5 执行仿真-仿真器激励 .do文件 自动完成仿真步骤的宏文件 库设置 编译 仿真 强制仿真激励 能在所有的modelsim 模式里被调用 ui) macro - execute com) do .do 能调用其他的do文件,add wave /clk add wave /clr add wave /load add wave -hex /data add wave /q force /clk 0 0, 1 50 -repeat 100 force /clr 0 0, 1 100 run 500 force /load 1 0, 0 100 force /data 16#a5 0 force /clk 0 0, 1 50 -repeat 100 run 1000,46,用modelsim作功能仿真（14）,5 执行仿真-仿真器激励 .do文件举例,vlib work vcom counter.vhd vsim counter view * add wave /* add list /* do run.do,cd c:mydir vlib work vcom counter.vhd vsim counter view * do stimulus.do,my_sim.do,stimulus.do,47,用modelsim作功能仿真（15）,5 执行仿真-仿真器激励 测试台文件(test bench) 针对复杂的仿真 在测试台文件中将设计模块实例化 -将测试台文件置于top层,调用设计模块 -在测试台文件中加载时钟激励信号,以及给部分信号赋初值 测试台文件的写法与设计模块写法有区别 - 一些符合语法但又无法被综合的语句(根据具体的综合工具而定),可以在测试台文件中使用,用modelsim作功能仿真(总结),基本仿真步骤： 1 建立库（altera megafunction库） 2 映射库到物理目录 3 编译源代码 - 所有的hdl代码必须被编译 4 启动仿真器 5 执行仿真,48,# create libary vlib work # compile the altera_mf library vlog d:/quartus51/eda/sim_lib/altera_mf.v # create altera_mf library and map it to work exec vmap altera_mf work # source files # fifo vlog /core/infifo.v # top_level vlog /src/chip_top.v vlog /src/tb_top.v # simulation and testbenches vsim -l work tb_top do wave_tb_top.do run 5 ms,用modelsim作时序仿真（1）,时序仿真的含义： 布局布线后进行的后仿真 包含有延时信息 仿真结果可能与功能仿真不相同 除功能仿真时需要的文件以外，还需要网表文件（如time_sim.vhd或time_sim.v）和包含延时信息的文件（time_sim.sdf文件） 在quartus中是.vo 和.sdo文件,49,用modelsim作时序仿真（2）,指定sdf文件,50,指定 sdf文件,使用定时值的等级的类型 (如果不是顶级),用modelsim作时序仿真（3）,vsim 命令的参数 参数 -t 指定仿真的时间分辨率 单位可以是fs, ps, ns, ms, sec, min, hr 如果用了 verilog的 timescale指令, 将使用整个设计中的最小的时间精度 可选项(缺省是 ns) -sdfmin | -sdftyp | -sdfmax = 注释sdf文件 可选项 使用实例名也是可选项; 如果没有使用, sdf用于顶级,51,用modelsim作时序仿真(总结),基本仿真步骤： 建立库 编译altera器件库 3 映射库到物理目录 4 编译综合后网表 5 加入sdf文件 4 启动仿真器 5 执行仿真,52,# script for modelsim post timing simulation of altera cyclone device # by wayne # set your pc environment set modelsim_home d:/edatools/modeltech_6.1d set quartus_home d:/quartus51 #build work lib vlib work #add cyclone device lib and its sim models vlog -reportprogress 300 -work cyclone $quartus_home/eda/sim_lib/cyclone_atoms.v,程序接下页,53,vmap cyclone work # post simulation in modelsim for altera devices set design_name chip_top set home /imp vlog /src/tb_top.v vlog /imp/simulation/modelsim/$design_name.vo vsim -sdftyp /tb_top/uut=chip_top_v.sdo -t ps work.tb_top do wave.do run 500 us,程序接上页,54,用quartus ii 进行综合、时序分析和布局布线,设计流程,create a new quartus ii project compile a design into an fpga locate resulting compilation information assign design constraints (timing & pin) perform timing analysis & obtain results configure an fpga,55,创建一个新的工程,56,添加文件,57,器件选择,58,choose device family,管脚分配,assignments menu-assignment editor-pins,59,pin planner 窗口,60,unassigned pins list,package view (top or bottom),assigned pins list,altera的ip工具,ip的概念： 用于asic、assp、pld等芯片中预先设计好的常用但较复杂的电路功能模块，经过严格测试和优化，如fir滤波器、sdram控制器、pci接口等。 使用ip的优势： 提高设计性能 降低开发成本 缩短设计周期 设计灵活性强 仿真方便,61,62,ip的分类： 软ip、固ip和硬ip megafunctions/lpm（免费的宏功能模块）： 如算术组件、门、i/o组件、存储器、存储组件 megacore（需要授权的）： 如数字信号处理类、通信类、接口和外设类、微处理器类,altera的ip工具,ip使用的步骤,下载所要的megacore 通过megawizard的界面打开ip核的统一界面ip toolbench 定制要生成的ip的参数 产生ip的封装和网表文件，以及功能模型 对ip的rtl模型做功能仿真 将ip的封装和网表文件放在工程中，并实现设计 购买ip许可证,63,megawizard plug-in manager,eases implementation of megafunctions & ip,64,tools megawizard plug-in manager,megawizard 示例,65,multiply-add,pll,locate documentation in quartus ii help or the web,时序分析,66,timing assignments,5 types of timing assignments exist: fmax, tsu, thold, tco, tpd these timing assignments can be assigned globally or individually,67,68,register的参数,d,clk,q,d,q,clk,tc-q,thold,t,tsu,tsu:建立时间，在时钟有效沿到来之前寄存器数据输入应保持稳定的时间，它间接约束了组合逻辑的最大延时,thold:保持时间，在寄存器数据输入的引脚的数据在系统有效时钟沿到来后需要保持稳定的时间，它间接约束了组合逻辑的最小延时,tc-q:寄存器从有效时钟沿到来到输出有效的最大时间,违反建立或保持时间，都会造成触发器工作异常，产生metastability。 为了可靠工作，在建立时间开始到保持时间为止的这段时间内，触发器的输入端信号不应发生变化。,69,clock skew,在同一个时钟域或者两个时钟域之间时钟信号到达寄存器的最大时间差别 产生原因主要有：时钟源到达各端点的路径长度不同，各端点负载不同，时钟网络中插入的缓冲器不同等 在两个点之间，可以大体认为skew是固定的值 注意：clock skew影响的是时钟的到达时间不同，也就是时钟发生相移，并不影响时钟的周期宽度,70,clock skew（2）,71,时钟参数满足的条件,时钟周期应大于寄存器延时、组合逻辑延时、和目标寄存器建立时间的和 本寄存器有效输出通过组合逻辑的延时应该大于目的寄存器的保持时间要求,fmax assignment,72,fmax assignment: single/multiple clock,73,clock setup (fmax),worst-case clock frequency,74,clock period = clock-to-out + data delay + setup time - clock skew = tco + b + tsu - (e - c) fmax = 1/clock period,clock setup (fmax) tables,75,select clock setup,worst fmax,fmax values are listed in ascending order; worst fmax is listed on the top,source, destination registers & associated fmax values,fmax analysis details,76,data delay (b),source register clock delay (c),setup time (tsu),b,c,tco,tsu,e,clock period,destination register clock delay (e),clock to output (tco),1,0.384 ns + 7.445 ns + 0.180 ns - 0.000 ns,= 124.86 mhz,messages window (system tab) in quartus ii,i/o assignments: tsu, tco,77,timing assignments,what can be tagged with a timing assignments? registers (all) clock pins (all) input pins (tsu, th) output pins (tco) bidirectional pins (all),78,timing settings,easy way to enter timing assignments consolidates all timing assignments in one menu individual clock settings or overall circuit frequency default system timing tsu th tco tpd default external input/output delays enable/disable timing analysis during compilation timing driven compilation,79,reporting timing results,timing information is part of the compilation report summary timing analyses fmax (not incl. delays to/from pins) or fmax (incl. delays to/from pins) register-to-register table tsu (input setup times) th (input hold times) tco (clock to out delays) tpd (pin to pin delays) all timing results are reported here,80,i/o 建立时间和保持时间,81,clock delay,tsu th,data delay,tsu = data delay - clock delay + intrinsic tsu,intrinsic tsu & hold,th = clock delay - data delay + intrinsic th,i/o clock-to-output analysis (tco),82,data delay,tco,clock delay,clock delay + intrinsic tco + data delay = tco,intrinsic tco,83,time slack,slack = 期望数据到达时间 数据实际到达时间,slack为正，表示数据提前到达，此时组合逻辑延迟满足条件，register有足够的建立时间； slack为负，表示数据比预期的时间晚到达，此时显然不满足register的建立时间，不满足约束；,slack equations (setup),84,slack = largest required time - longest actual time required time = clock setup - tco - tsu + (clk- clk) actual time = data delay,launch edge,clk,clk,setup latch edge,clock setup*,clk,tco,tsu,combinatorial logic,clk,register 1,register 2,data delay,slack equations (hold),85,launch edge,clk,hold latch edge,clock hold*,clk,tco,th,combinatorial logic,clk,register 1,register 2,data delay,slack = shortest actual time - smallest required time actual time = data delay required time = clock hold - tco + th + (clk- clk),clk,86,in,out,clk,reg1,reg2,clk,clk,clk,slack = p2p required p2p delay,p2p,p2p required = setup relationship + clock skew tco - tsu,setup relationship = latch edge launch edge,clock skew = clk clk,launch,latch,simple register to register 示例,87,in,out,clk,reg1,reg2,clk,slack = p2p required p2p delay,p2p required = setup relationship + clock skew tco tsu,setup relationship = latch edge launch edge = 5.0 0.0 = 5.0,clock skew = clk clk,2.266,0.11,0.082,tco,tsu,0.082,0.11,= 2.521 - 2.993,= 5.0 + (-0.472) 0.11 0.082,= 4.336 2.266,= -0.472,= 4.336,tco,tsu,= 2.07,2.993,2.521,simple register to register 示例（con）,input minimum delay,minimum delay from external device to altera i/o represents external device tco + pcb delay + pcb clock skew constrains registered input path (th),88,a,tco,th,altera device,external device,pcb delay,tha input minimum delay,input minimum delay,tha,clk,clk,output maximum delay,maximum delay from altera i/o to external device represents external device tsu + pcb delay + pcb clock skew constrains registered output path (max. tco),89,b,tco,tsu,altera device,external device,pcb delay,tcob tclk - output maximum delay,tco,output maximum delay,clk,clk,output minimum delay,minimum delay from altera i/o to external device represents external device th - pcb board delay constrains registered output path (min. tco),90,b,tco,th,altera device,external device,board delay,tcob output minimum delay,tco,output maximum delay,clk,clk,example input maximum delay,91,notice: input pin d(6) & d(3) timing information is included with clock setup (fmax) analysis input delay has been added to list path calculation,input maximum delay (d) = 4 ns,compiling in quartus,92,compiling in quartus (start),93,compiling in quartus,94,done!,95,download bit file,96,download bit file into fpga,97,altera fpga配置列表,98,debug with signaltap ii,99,quartus ii 嵌入式逻辑分析仪特点,100,fir滤波器设计实例,101,一个综合的例子,fir滤波器的设计 modelsim的使用 quartus ii的使用 宏功能模块的使用 仿真、综合等过程及报告的查看,102,设计要求,设计一个14阶fir滤波器，已给出滤波器系数，要求用verilog/vhdl实现该滤波器，并且选用altera的stratix或stratix ii器件。 要求充分利用altera stratix/stratix ii的器件的dspblock资源。 要求每一级都一级流水线(pipeline)。 能够利用altera的megafunction。 能够在modelsim下进行仿真。 选用ep2s60f484c3器件。 fmax达到270mhz以上。,103,设计难点,难点在于要达到270mhz以上的频率 通过插入流水线可以达到要求 为了不过分的增加流水线寄存器的数量，需要对fir滤波器的结构进行精心设计,104,直接形式结构,105,关键路径是1个乘法器和2个加法器,流水线割集插入流水线寄存器，这样得到的关键路径是1个乘法和1个加法,数据广播结构,106,关键路径是1个乘法器和1个加法器,流水线割集插入流水线寄存器，关键路径是1个乘法,设计方案选择,107,fir滤波器的结构,108,模块划分,乘法器模块：直接用altera的dspblock lpm_mult进行例化,109,加法器模块：直接用altera的dspblock lpm_add_sub进行例化,顶层模块：将乘法器和加法器连接成数据广播结构的fir滤波器,dsp blocks for complex arithmetic applications,wireless filtering & compression encryption signal processing consumer image processing audio processing compression datacom barrel shifting qos algorithms,110,+,optional pipelining,output registers,output mux,+ - s,+ - s,input registers,stratix ii dsp blocks,up 96 dsp blocks each configured for (8) 9x9 multipliers (4) 18x18 multipliers (1) 36x36 multiplier can be cascaded for larger operations dedicated configurable math circuitry multiplier, accumulate & addition/subtraction rounding & saturation built-in shift register for complete fir filter implementation selectable input, output & pipeline stage registers,111,dsp block architecture,112,add/sub/acc,summation unit,output register,x,x,x,x,+,input register,pipeline register,output mux,综合结果,113,资源利用率,速度,总结(1),1、使用modelsim进行功能仿真 3、使用quartus ii对设计进行综合，时序分析和布线 4、使用modelsim进行后仿真 5、使用quartus ii下载文件到实际电路 6、使用signaltap ii进行调试和数据观测,114,总结(2),数字系统设计应该明确如下观点： 无论是asic、fpga还是dsp，都只是一种实现手段； 无论采用哪种hdl或哪种开发工具，都不能单纯从语言或工具本身作出评价； 关键是看应用环境，只有选择最适合于应用的实现方式和工具才是最好的设计方案； 设计应该注重硬件设计本身，只有先有了良好的设计，才可能有高效的描述和实现。 数字模拟电路、hdl语言等知识和实际经验比了解软件更重要。,115,altera公司的下载电缆,针对fpga器件不同的内部结构，altera公司提供了不同的器件配置方式。altera fpga的配置可通过编程器、jatg接口在线编程及altera在线配置等方式进行。 altera器件编程下载电缆的有：byteblaster并行下载电缆，byteblastermv并行下载电缆，masterblaster串行usb通信电缆，bitblaster串口下载电缆。,116,byteblaster并行下载电缆,byteblaster并行下载电缆是一种连接到 pc机 25针标准口（lpt口）的硬件接口产品。byteblaster并行下载电缆可以对flex10k、flex8000和 flex6000进行配置，也可以对 max9000（包括max9000a）、max7000s和max7000a进行编程。byteblaster为fpga提供了一种快速而廉价的配置方法，设计人员的设计可以直接通过byteblaster下载电缆下载到芯片中去。,117,byteblaster并行下载电缆,byteblaster并行下载电缆提供两种下载模式： passive serial mode（ps，被动串行模式） 用于配置flex10k、flex8000和flex600o系列器件。 jtag模式 采用工业标准的jtag边界扫描测试电路（符合ieee 1149.1-1990标准）用于配置flex10k、max9000、max7000s和 max7000a系列器件进行编程。,118,byteblaster并行下载电缆,byteblaster与pc机并口相连的是2 5针插头，与fpga应用电路pcb电路板相连的是10针插座。编程数据从pc机并口通过byteblaster电缆下载到电路板。 注意：利用 byteblaster下载电缆配置编程 3.3 v器件（如 flex10ka、max7000a器件）时，要将电缆的vcc脚连到5.0v电源，而器件的vcc脚连到3.3v电源。flex10ka和 max7000a器件能够耐压到 5.0v，因此，byteblaster电缆的5.0v输出不会对 3.3v器件造成损害，但5.0v电源中应连接上拉电阻。 byteblaster与pc机并口相连的是25针插头，在ps模式下和在jtag模式下的引脚信号名称是不同的，如表6.2.1所示。,119,byteblaster并行下载电缆,120,byteblaster并行下载电缆,byteblaster与fpga应用电路pcb电路板相连的是10针插座，在ps模式下和在jtag模式下的引脚信号名称如表6.2.2所示。注意：pcb板必须给下载电缆提供电源vcc和信号地gnd。 byteblaster的电缆线一般使用扁平电缆，长度不超过30cm，否则带来干扰、反射及信号过冲问题，引起数据传输错误，导致下载失败。如果pc机并行口与pcb电路板距离较远， 需要加长电缆，则可在pc机并行口和byteblaster电缆之间加入一根并行口连接电缆。,121,byteblaster并行下载电缆,122,byteblaster并行下载电缆,pcb板上的10针插头连接到fpga器件的编程或配置引脚上，byteblaster下载电缆的10针插座连接到pcb板上的10针插头，byteblaster电缆通过10针插头获得电源并下载数据到fpga器件上。,123,byteblastermv并行下载电缆,byteblastermv并行下载电缆具有与pc机2 5针标准并行口相连的接口，工作电压vcc支持3.3 v或5.0v，允许 pc机用户从maxplus或 quartus开发软件中下载数据，通过pc机标准并行口在线编程 max9000、max7000s、max7000a、max7000b和max3000a系列器件；可配置 apex、apex20k（包括apex20k、apex20ke和apex20kc）、acex1k、mercury、flex10k（包括 flex10ka 和flex10ke）、flex8000 和flex6000系列器件及excalibur嵌入式微处理器。工作电压vcc支