数字电路基础课件：第5章时序逻辑电路.ppt

第5章 时序逻辑电路 5.1.35.1.3 寄存器的应用实例寄存器的应用实例 5.1.1 数码寄存器 5.1.25.1.2 移位寄存器移位寄存器 5.5.1 1 寄存器寄存器 结束结束 放映放映 date1 复习复习 触发器按触发方式分类？各自特点？ 触发器按逻辑功能分类？各自功能表？ date2 定义：时序逻辑电路在任何时刻的输出不仅取决 于该时刻的输入，而且还取决于电路的原来状态。 电路构成： 存储电路（主要是触发器，必不可少） 组合逻辑电路（可选）。 时序逻辑电路的状态是由存储电路来记忆和表示 的。 第5章 时序逻辑电路 时序逻辑电路的结构框图 *3 按各触发器接受时钟信号的不同分类： 同步时序电路：各触发器状态的变化都在同一时 钟信号作用下同时发生。 异步时序电路：各触发器状态的变化不是同步发 生的，可能有一部分电路有公共的时钟信号，也可能 完全没有公共的时钟信号。 本章内容提要： 时序逻辑电路基本概念、时序逻辑电路的一般分 析方法； 异步计数器、同步计数器、寄存器与移位寄存器 的基本工作原理； 重点介绍几种中规模集成器件及其应用、介绍基 于功能块分析中规模时序逻辑电路的方法。 date4 1. 寄存器通常分为两大类： 5.5.1 1 寄存器寄存器 数码寄存器：存储二进制数码、运算结果或指令等 信息的电路。 移位寄存器：不但可存放数码，而且在移位脉冲作 用下，寄存器中的数码可根据需要向左或向右移位。 2. 组成：触发器和门电路。 一个触发器能存放一位二进制数码； n个触发器可以存放n位二进制数码。 date5 3. 寄存器应用举例： (1) 运算中存贮数码、运算结果。 (2) 计算机的cpu由运算器、控制器、译码器、寄 存器组成，其中就有数据寄存器、指令寄存器、一般 寄存器。 4. 寄存器与存储器有何区别? 寄存器内存放的数码经常变更，要求存取速度快 ，一般无法存放大量数据。（类似于宾馆的贵重物品 寄存、超级市场的存包处。） 存储器存放大量的数据，因此最重要的要求是存 储容量。（类似于仓库） date6 数码寄存器具有接收、存放、输出和清除数码的 功能。 在接收指令（在计算机中称为写指令）控制下 ，将数据送入寄存器存放；需要时可在输出指令（读 出指令）控制下，将数据由寄存器输出。 5.1.1 数码寄存器 图5-1 单拍工作方式的数码寄存器 仿真 1由d触发器构成的数码寄存器 （1）电路组成 cpcp：接收脉：接收脉 冲（控制信冲（控制信 号输入端号输入端) ) 输出端输出端 数码输数码输 入端入端 date7 （2）工作原理 当cp时，触发器更新状态， q3q2q1q0=d3d2d1d0，即接收输入数码并保存。 单拍工作方式：不需清除原有数据，只要cp一 到达，新的数据就会存入。 常用4d型触发器74ls175、6d型触发器74ls174 、8d型触发器74ls374或msi器件等实现。 date8 2由d型锁存器构成的数码寄存器 （1）锁存器的工作原理 图5-2 锁存器 送数脉冲送数脉冲cpcp为锁存为锁存 控制信号输入端，控制信号输入端， 即使能信号（电平即使能信号（电平 信号）信号）。 工作过程： 当cp=0时，q =d，电路接收输入数据； 即当使能信号到来（不锁存数据）时，输出端的 信号随输入信号变化； 当cp=1时，d数据输入不影响电路的状态，电 路锁定原来的数据。 即当使能信号结束后（锁存），数据被锁住，输出 状态保持不变。 date9 （2）集成数码锁存器74ls373 图5-3 8d型锁存器74ls373 (a) 外引脚图 (b) 逻辑符号 date10 表5-1 8d型锁存器74ls373功能表 date11 5.1.2 移位寄存器 移位寄存器除了具有存储数码的功能外，还具 有移位功能。 移位功能：寄存器中所存数据，可以在移位脉冲 作用下逐位左移或右移。 在数字电路系统中，由于运算（如二进制的乘 除法）的需要，常常要求实现移位功能。 date12 图5-4 4位右移位寄存器 1单向移位寄存器 单向移位寄存器，是指仅具有左移功能或右移功 能的移位寄存器。 （1）右移位寄存器 电路组成 仿真 串行输入串行输入 同步时序同步时序 逻辑电路逻辑电路 date13 工作过程（仿真运行图54电路。 ） 将数码1101右移串行输入给寄存器（串行输入是 指逐位依次输入）。 在接收数码前，从输入端输入一个负脉冲把各触 发器置为0状态（称为清零）。 状态表 表5-2 4位右移位寄存器状态表 cp顺序输 入dsr 输 出 q0 q1 q2 q3 010 0 0 0 111 0 0 0 201 1 0 0 310 1 1 0 401 0 1 1 500 1 0 1 600 0 1 0 700 0 0 1 800 0 0 0 date14 时序图 图5-5 4位右移位寄存器时序图 并行输出并行输出 串行输出串行输出 date15 图5-6 4位左移位寄存器 （2）左移位寄存器 仿真 串行串行 输入输入 异步异步 清零清零 date16 工作过程（仿真运行图56电路。 ） 将数码1011左移串行输入给寄存器。在接收数码 前清零。 状态表 表5-3 4位左移位寄存器状态表 cp顺序输 入dsr 输 出 q0 q1 q2 q3 010 0 0 0 100 0 0 1 210 0 1 0 310 1 0 1 401 0 1 1 500 1 1 0 601 1 0 0 701 0 0 0 800 0 0 0 date17 时序图。 图5-7 4位左移位寄存器时序图 并行输出并行输出 串行输出串行输出 date18 2集成双向移位寄存器 在单向移位寄存器的基础上，增加由门电路组 成的控制电路实现 。 74ls194为四位双向移位寄存器。与74ls194的 逻辑功能和外引脚排列都兼容的芯片有cc40194、 cc4022和74198等。 图5-8 双向移位寄存器74ls194 （a）外引脚图 （b）逻辑符号 date19 表5-4 74ls194功能表 结论：清零功能最优先（异步方式）。 计数、移位、并行输入都需cp的到来（同步方式） date20 工作方式控制端 m1m0区分四种功能。 m1 m0功能 0 0保持 0 1右移 1 0左移 1 1并行置数 date21 5.1.3 寄存器的应用实例 数据显示锁存器； 序列脉冲信号发生器； 数码的串并与并串转换； 构成计数器 图5-9 2位数据显示锁存器 1数据显示锁存器 在许多设备中常需要显示计数器的计数值，计 数值通常以8421bcd码计数，并以七段数码显示器 显示。 问题：如果计数器的计数速度高，人眼则无法 辨认显示的字符。 措施：在计数器和译码器之间加入锁存器，就 可控制数据显示的时间。 若锁存信号c1时，计数器的输出数据可通过 锁存器到达译码显示电路； 若锁存信号c0时，数据被锁存，译码显示电 路稳定显示锁存的数据。 date22 2序列脉冲信号发生器 序列脉冲信号是在同步脉冲的作用下，按一定周 期循环产生的一组二进制信号。 如111011101110，每隔4位重复一次1110，称 为4位序列脉冲信号。 序列脉冲信号广泛用于数字设备测试、通信和遥 控中的识别信号或基准信号等。 图5-10 8位序列脉冲信号产生电路 m1m0=01，为右移方式， q3经非门接dsr， 同时q3作为out。 首先令cr0，输出 端全为零，则dsr为1； cp，dsr数据右移，q3的输出依次为 0000111100001111。 电路产生的8位序列脉冲信号为00001111。 图5-11 8位序列脉冲信号发生器输出波形 date23 3. 顺序脉冲发生器 (1) 顺序正脉冲 date24 （2）顺序负脉冲 date25 作业题作业题 5-1 5-2 5-3 date26 5.2.1 异步二进制计数器 5.2.25.2.2 同步二进制计数器同步二进制计数器 5.25.2 二进制计数器二进制计数器 结束结束 放映放映 date27 复习复习 时序逻辑电路的特点？ 寄存器分类？ 位二进制数码需几个触发器来存放？ date28 计数器：用以统计输入时钟脉冲cp个数的电路。 计数器的分类： 5.25.2 二进制计数器二进制计数器 1按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。 二进制计数器是结构最简单的计数器，但应用很 广。 *29 2按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的 电路称作加法计数器。 减法计数器：随着计数脉冲的输入作递减计数的 电路称作减法计数器。 加/减计数器：在加/减控制信号作用下，可递增 计数，也可递减计数的电路，称作加/减计数器，又 称可逆计数器。 也有特殊情况，不作加/减，其状态可在外触发 控制下循环进行特殊跳转，状态转换图中构成封闭的 计数环。 3按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟 脉冲输入端上，而其它触发器的触发信号则由电路内 部提供，应翻转的触发器状态更新有先有后的计数器 ，称作异步计数器。 同步计数器：计数脉冲同时加到所有触发器的时 钟信号输入端，使应翻转的触发器同时翻转的计数器 ，称作同步计数器。 date30 异步计数器的计数脉冲没有加到所有触发器的cp 端。 当计数脉冲到来时，各触发器的翻转时刻不同。 分析时，要特别注意各触发器翻转所对应的有效 时钟条件。 异步二进制计数器是计数器中最基本最简单的电 路，它一般由接成计数型的触发器连接而成，计数脉 冲加到最低位触发器的cp端，低位触发器的输出q作 为相邻高位触发器的时钟脉冲。 5.2.1 异步二进制计数器 date31 1异步二进制加法计数器 必须满足二进制加法原则：逢二进一（1+1=10， 即q由10时有进位。） 组成二进制加法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（ 即用t触发器）； 当低位触发器由1变为0时，应输出一个进位信 号加到相邻高位触发器的计数输入端。 date32 图5-12 3位异步二进制加法计数器 仿真 （1）jk触发器构成的3位异步二进制加法计数器（ 用cp脉冲下降沿触发） 电路组成 工作原理 date33 计数器的状态转换表 表5-5 3位二进制加法计数器状态转换表 cp顺序q2 q1 q0等效十进制数 00 0 00 10 0 11 20 1 02 30 1 13 41 0 04 51 0 15 61 1 06 71 1 17 80 0 00 date34 时序图 图5-13 3位二进制加法计数器的时序图 date35 状态转换图 图5-14 3位二进制加法计数器的状态转换图 圆圈内表圆圈内表 示示q q 2 2q q1 1q q0 0 的状态的状态 用箭头表用箭头表 示状态转示状态转 换的方向换的方向 date36 结论 如果计数器从000状态开始计数，在第八个计 数脉冲输入后，计数器又重新回到000状态，完成 了一次计数循环。所以该计数器是八进制加法计 数器或称为模8加法计数器。 如果计数脉冲cp的频率为f0，那么q0输出波形 的频率为1/2f0，q1输出波形的频率为1/4 f0，q2输 出波形的频率为1/8 f0。这说明计数器除具有计数 功能外，还具有分频的功能。 date37 图5-15 由d触发器构成的3位异步二进制加法计数器 (a) 电路图 （b）时序图 仿真 （2）由d触发器构成的3位异步二进制加法计数器 （用cp脉冲上升沿触发） date38 2异步二进制减法计数器 必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-11。 组成二进制减法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（ 即用t触发器）； 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。 date39 图5-16 3位异步二进制减法计数器 (a)逻辑图 ( b)时序图 仿真 （1）jk触发器组成的3位异步二进制减法计数器 （用cp脉冲下降沿触发）。 date40 表5-6 3位二进制减法计数器状态表 cp顺序q2 q1 q0等效十进制数 00 0 00 11 1 17 21 1 06 31 0 15 41 0 04 50 1 13 60 1 02 70 0 11 80 0 00 date41 图5-17 3位异步二进制减法计数器的状态转换图 圆圈内表圆圈内表 示示q q 2 2q q1 1q q0 0 的状态的状态 用箭头表用箭头表 示状态转示状态转 换的方向换的方向 date42 图5-18 由d触发器构成的3位异步二进制减法计数器 仿真 （2 2）d d触发器构成的触发器构成的3 3位异步二进制减法计数器位异步二进制减法计数器 （用（用cpcp脉冲上升沿触发）。脉冲上升沿触发）。 date43 异步二进制计数器的构成方法可以归纳为： n位异步二进制计数器由n个计数型（t） 触发器组成。 若采用下降沿触发的触发器 加法计数器的进位信号从q端引出 减法计数器的借位信号从q端引出 若采用上升沿触发的触发器 加法计数器的进位信号从q端引出 减法计数器的借位信号从q端引出 n位二进制计数器可以计2n个数，所以又可称 为2n进制计数器。 date44 异步二进制计数器的优点：电路较为简单。 缺点：进位（或借位）信号是逐级传送的， 工作频率不能太高； 状态逐级翻转，存在中间过渡状态 。 状态从111000的过程？ 111110 100 000 date45 5.2.2 同步二进制计数器 同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快，工作频率也较高。 1同步二进制加法计数器 （1）设计思想： 所有触发器的时钟控制端均由计数脉冲cp输 入，cp的每一个触发沿都会使所有的触发器状态更 新。 应控制触发器的输入端，可将触发器接成t 触发器。 当低位不向高位进位时，令高位触发器的t0 ，触发器状态保持不变； 当低位向高位进位时，令高位触发器的t=1，触 发器翻转，计数加1。 date46 （2）当低位全1时再加1，则低位向高位进位。 111 111100 11111000 1111110000 可得到t的表达式为： t0=j0=k0=1 t1=j1=k1= q0 t2=j2=k2= q1q0 t3=j3=k3= q2q1q0 date47 表5-7 4位二进制加法计数器的状态转换表 cp顺序q3 q2 q1 q0 00 0 0 0 10 0 0 1 20 0 1 0 30 0 1 1 40 1 0 0 50 1 0 1 60 1 1 0 70 1 1 1 81 0 0 0 91 0 0 1 101 0 1 0 111 0 1 1 121 1 0 0 131 1 0 1 141 1 1 0 151 1 1 1 160 0 0 0 date48 图5-19 4位同步二进制加法计数器的时序图 date49 图5-20 4位同步二进制加法计数器 t0=j0=k0=1 t1=j1=k1= q0 t2=j2=k2= q1q0 t3=j3=k3= q2q1q0 仿真 date50 2同步二进制减法计数器 （1）设计思想： 所有触发器的时钟控制端均由计数脉冲cp输入 ，cp的每一个触发沿都会使所有的触发器状态更新。 应控制触发器的输入端，可将触发器接成t触发 器。 当低位不向高位借位时，令高位触发器的t0， 触发器状态保持不变； 当低位向高位借位时，令高位触发器的t=1，触发 器翻转，计数减1。 date51 （2）触发器的翻转条件是：当低位触发器的q端 全1时再减1，则低位向高位借位。 1011 100111 10001111 1000011111 可得到t的表达式为： date52 表5-8 4位二进制减法计数器的状态转换表 cp顺序 q3 q2 q1 q0 00 0 0 0 11 1 1 1 21 1 1 0 31 1 0 1 41 1 0 0 51 0 1 1 61 0 1 0 71 0 0 1 81 0 0 0 90 1 1 1 100 1 1 0 110 1 0 1 120 1 0 0 130 0 1 1 140 0 1 0 150 0 0 1 160 0 0 0 date53 3同步二进制可逆计数器 将加法和减法计数器综合起来，由控制门进行 转换，可得到可逆计数器。 图5-21 4位同步二进制可逆计数器 s为加减控制端 s=1时，加法计数 s=0时，减法计数 date54 作业题作业题 5-4 date55 5.3.1 异步计数器 5.3.25.3.2 同步计数器同步计数器 5.35.3 任意进制计数器任意进制计数器 结束结束 放映放映 date56 复习复习 如果计数脉冲cp的频率为f0，希望得到八分 频的输出波形，需几进制计数器？ 异步二进制计数器的构成方法？ date57 重点： 1实现任意进制异步计数器的脉冲反馈法。 2同步计数器的分析方法。 date58 任意进制计数器是指计数器的模n不等于2n的计数 器。 5.3 5.3 任意进制计数器任意进制计数器 在异步二进制计数器的基础上，通过脉冲反馈或 阻塞反馈来实现。 5.3.1 异步计数器 1脉冲反馈式 （以10进制计数器为例） 设计思想：通过反馈线和门电路来控制二进制 计数器中各触发器的rd端，以消去多余状态（无效状 态）构成任意进制计数器。 *59 实现10进制计数器的工作原理： 4位二进制加法计数器从0000到1001计数。 当第十个计数脉冲cp到来后，计数器变为1010状 态瞬间，要求计数器返回到0000。 显然，1010状态存在的时间极短（通常只有10ns 左右），可以认为实际出现的计数状态只有00001001 ，所以该电路实现了十进制计数功能。 当计数器变为0000状态后，rd又迅速由0变为1状 态，清零信号消失，可以重新开始计数。 可令rd= q1q3，当1010状态时q1、q3同时为1， rd=0，使各触发器置0。 date60 cp顺序 q3 q2 q1 q0等效十进制数 00 0 0 00 10 0 0 11 20 0 1 02 30 0 1 13 40 1 0 04 50 1 0 15 60 1 1 06 70 1 1 17 81 0 0 08 91 0 0 19 100 0 0 00 状态转换表 表149 十进制加法计数器状态转换表 短暂过渡短暂过渡 状态状态10101010 date61 状态转换图 图5-22 十进制加法计数器状态转换图 1010个稳个稳 定状态定状态 短暂过渡短暂过渡 状态状态10101010 date62 逻辑电路图 图5-23 异步十进制加法计数器 取状态取状态 1010 1010 异步异步 置置0 0 仿真 date63 时序图 图5-24 异步十进制加法计数器时序图 0000000000000000 十进制 date64 2阻塞反馈式 （以10进制计数器为例） 设计思想：通过反馈线和门电路来控制二 进制计数器中某些触发器的输入端，以消去多余 状态（无效状态）来构成任意进制计数器。 逻辑电路图 图5-25 阻塞反馈式异步十进制加法计数器 cpcp 3 3 = = q q 1 1 进位信号进位信号 c c= = q q 3 3q q0 0 j j3 3 = = q q 2 2q q1 1 j j1 1 = = q q 3 3 date65 实现10进制计数器的计数原理： 由于j1= q3=1，计数器从0000状态到0111状态 的计数，其过程与二进制加法计数器完全相同； 当计数器为0111状态时，由于j1=1、j3= q2q1=1，若第八个cp计数脉冲到来，使q0、q1、 q2均由1变为0，q3由0变为1，计数器的状态变为 1000； 第九个cp计数脉冲到来后，计数器的状态变 为1001，同时进位端c= q0q3=1； date66 第十个cp计数脉冲到来后，因为此时j1= q3=0，从q 0送出的负脉冲（q 0由1变为0时）不能 使触发器f1翻转；但是，由于j3= q2q1=0、k3=1， q0能直接触发f3，使q3由1变为0，计数器的状态 变为0000，从而使计数器跳过10101111六个状态 直接复位到0000状态。此时，进位端c由1变为0， 向高位计数器发出进位信号。 可见，该电路实现了十进制加法计数器的功能。 仿真 date67 cp顺序 q3 q2 q1 q0c等效十进制数 00 0 0 000 10 0 0 101 20 0 1 002 30 0 1 103 40 1 0 004 50 1 0 105 60 1 1 006 70 1 1 107 81 0 0 008 91 0 0 119 100 0 0 000 状态转换表 表5-10 十进制加法计数器状态转换表 进位信号进位信号 c c= = q q 3 3q q0 0 j j3 3 = = q q 2 2q q1 1 cpcp 3 3 = = q q 1 1 j j1 1 = = q q 3 3 date68 状态转换图 图5-26 异步十进制加法计数器状态转换图 1010个有效个有效 状态构成状态构成 计数环计数环 能自启动能自启动 说明： 六种无六种无 效状态效状态 六种无六种无 效状态效状态 自启动是指若计数器由于某种原因进入无效状 态后，在连续时钟脉冲作用下，能自动从无效状态 进入到有效计数状态。 date69 5.3.2 同步计数器 分析步骤： （1）写驱动方程和输出方程。 （2）将驱动方程代入触发器的特性方程，求出电 路的状态方程（qn+1表达式）。 （3）画出相应的qn+1卡诺图，然后画计数器的状 态卡诺图。 （4）列计数器的状态转换表，并画状态转换图和 时序图。 （5）说明计数器的逻辑功能。 下面介绍同步计数器的分析方法。 计数器的分析：根据给定的逻辑电路图，分析 计数器状态和它的输出在输入信号和时钟信号作用 下的变化规律。 date70 图5-27 同步计数器电路 例5-1 试分析图5-27所示计数器的逻辑功能。 解 ： （1）根据给定的逻辑图写出驱动方程和输出方程 j=? k=? （驱动方程） y=? （输出方程） date71 解 ： （1）根据给定的逻辑图写出驱动方程和输出方程 （2）将驱动方程代入jk触发器的特性方程，可 以得到各触发器的状态方程 date72 （3）填qn+1卡诺图及计数器的状态卡诺图 图5-28 计数器的状态卡诺图 （a）q2n+1卡诺图 （b）q1n+1卡诺图 （c）q0n+1卡诺图 （d）计数器的状态卡诺图 date73 （4）列出状态转换表 表5-11 例5-1电路的状态转换表 qn3 qn2 qn1q2n+1 q1n+1 q0n+1y 0 0 00 0 10 0 0 10 1 00 0 1 00 1 10 0 1 11 0 00 1 0 01 0 10 1 0 11 1 00 1 1 00 0 01 1 1 10 0 01 0 0 00 0 10 date74 画状态转换图 图5-29 例5-1电路的状态转换图 能自启动能自启动 7 7个有效状个有效状 态构成计态构成计 数环数环 date75 画时序图（即工作波形图） 图5-30 例5-1电路的时序图 date76 （5）说明计数器的逻辑功能 是一个同步七进制加法计数器， y为进位脉冲， 能够自启动。 仿真 date77 作业题作业题 5-7 date78 1. 74ls290的外引脚图、逻辑符号及逻辑功能 5.45.4 中规模集成计数器及其应用中规模集成计数器及其应用 2. 基本工作方式 3. 应用举例 5.4.1 异步2510进制计数器74ls290 结束结束 放映放映 date79 复习复习 同步计数器的分析方法、步骤？ date80 表5-11 部分常用集成计数器 date81 5.4.1 异步2510进制计数器74ls290 1. 74ls290的外引脚图、逻辑符号及逻辑功能 图5-31 74ls290 2510进制计数器 (a) 外引脚图 (b) 逻辑符号 输出 cp输入 异步 置数 *82 表5-12 74ls290功能表 cpcp 1 1 - -q q 3 3q q2 2q q1 1 5 5进制进制 cpcp 0 0 - -q q 0 0 2 2进制进制 cpcp下降下降 沿有效沿有效 date83 2基本工作方式 （1）二进制计数：将计数脉冲由cp0输入，由 q0输出 图5-32(a) 二进制计数器 计数顺序计数器状态 cp0q0 00 11 20 date84 2基本工作方式 （2）五进制计数：将计数脉冲由cp1输入，由 q3 、q2、 q1 输出 图5-32(b) 五进制计数器 计数顺序计数器状态 cp1q3 q2 q1 00 0 0 10 0 1 20 1 0 30 1 1 41 0 0 50 0 0 date85 2基本工作方式 （3） 8421bcd码十进制计数：将q0与cp1相连, 计数脉冲cp由cp0输入 图5-32(c) 8421bcd码十进制计数器 计数计 数 器 状 态 顺序q3 q2 q1 q0 00 0 0 0 10 0 0 1 20 0 1 0 30 0 1 1 40 1 0 0 50 1 0 1 60 1 1 0 70 1 1 1 81 0 0 0 91 0 0 1 100 0 0 0 二进制五进制 date86 2基本工作方式 （4） 5421bcd码十进制计数：把cp0和q3相连 ，计数脉冲由cp1输入 图5-32(d) 5421bcd码十进制计数器 计数计 数 器 状 态 顺序q0 q3 q2 q1 00 0 0 0 10 0 0 1 20 0 1 0 30 0 1 1 40 1 0 0 51 0 0 0 61 0 0 1 71 0 1 0 81 0 1 1 91 1 0 0 100 0 0 0 五进制二进制 date87 附：用级联（相当于串行进位）法实现n进制 计数器的方法（异步）。 课堂讨论：级联法实现更大容量计数器时，计 数器的顺序如何？ 这样构成的n进制计数器的计数状态将保留m1 进制计数器的特点。 date88 用s0，s1，s2，sn表示输入0，1，2，n 个计数脉冲cp时计数器的状态。 n进制计数器的计数工作状态应为n个：s0，s1 ，s2，sn-1 在输入第n个计数脉冲cp后，通过控制电路， 利用状态sn产生一个有效置0信号，送给异步置0端 ，使计数器立刻置0，即实现了n进制计数。 （1）利用脉冲反馈法获得n进制计数器 3应用举例 课堂讨论：异步置0时状态sn出现的时间有多久？ 时间极短（通常只有10ns左右） date89 构成七进制计数器 图5-33（a）七进制计数器 先构成8421bcd码的10进制计数器； 再用脉冲反馈法，令r0bq2q1q0实现。 当计数器出现0111状态时，计数器迅速复位到 0000状态，然后又开始从0000状态计数，从而实 现00000110七进制计数。 仿真 date90 构成六进制计数器 图5-33（b）六进制计数器 先构成8421bcd码的10进制计数器； 再用脉冲反馈法，令r0aq2、r0bq1。 当计数器出现0110状态时，计数器迅速复位到 0000状态，然后又开始从0000状态计数，从而实 现00000101六进制计数。 date91 计数器的级联是将多个集成计数器（如m1进制 、m2进制）串接起来，以获得计数容量更大的n（ =m1m2）进制计数器。 一般集成计数器都设有级联用的输入端和输出 端。 异步计数器实现的方法：低位的进位信号高 位的cp端 先用级联法 再用脉冲反馈法 （2）构成大容量计数器 date92 例：利用两片74ls290构成23进制加法计数器。 图5-34 74ls290构成二十三进制计数器 先将两片接成8421bcd码十进制的ct74ls290 级联组成1010=100进制异步加法计数器。 仿真 0010 0011 再将状态“0010 0011”通过反馈与门输出至异步 置0端，从而实现23进制计数器。 10进制计数器的进位信号？ 1001 0000时q3有下降沿。 date93 作业题作业题 5-11 date94 1. 74ls161的逻辑功能 5.45.4 中规模集成计数器及其应用中规模集成计数器及其应用 2. 应用举例 5.4.2 同步四位二进制计数器74ls161 结束结束 放映放映 date95 复习复习 实现异步n进制计数器的级联法 ？ 实现异步n进制计数器的脉冲反馈法？ date96 5.4.2 同步四位二进制计数器74ls161 1. 74ls161的逻辑功能 图3-35 74ls161的外引线图 状态 输出 图3-36 74ls161的逻辑符号 并行 输入 cp输入 *97 表5-14 74ls161的功能表 cpcp上升上升 沿有效沿有效 异步清异步清0 0功功 能最优先能最优先 同步并同步并 行置数行置数 co= q3 q2 q1 q0 ctt date98 图5-22 74ls161的时序图 date99 （1）同步二进制加法计数 2应用举例 实现四位二进制加法计数 date100 （2）构成16以内的任意进制加法计数器： 设计思想：利用脉冲反馈法 用s0，s1，s2，smsn表示输入0，1，2， ，n个计数脉冲cp时计数器的状态。 sm可以为s0，但需小于sn。 对于异步置数：在输入第n个计数脉冲cp后，通 过控制电路，利用状态sn产生一个有效置数信号，送 给异步置数端，使计数器立刻返回到初始的预置数状 态sm，即实现了smsn-1计数。 对于同步置数：在输入第n1个计数脉冲cp时， 利用状态sn-1产生一个有效置数信号，送给同步置数控 制端，等到输入第n个计数脉冲cp时，计数器返回到 初始的预置数状态sm，从而实现smsn-1计数。 date101 分析74ls161的置数功能： 反馈信号的拾取 可利用与非门拾取状态sn或sn1 可利用进位输出co拾取状态1111 date102 十进制计数器的计数状态顺序表 电路举例（以十进制计数器为例） date103 图5-23 74ls161构成十进制计数器 改变d3 d2 d1 d0的状态，可以实现其它进制计数。 令d3 d2 d1 d00110 利用进位输出co取状态1111 实现十进制计数 （0110到1111） date104 图5-24 用74ls161构成从0开始计数的十进制计数器 改变与非门的输入信号， 可以实现其它进制计数。 令d3 d2 d1 d00000 利用与非门拾取状态1001 可实现从0开始计数的十进制计数 （0000到1001） date105 用74ls161构成从0开始计数的十进制计数器 改变与非门的输入信号 ，可以实现其它进制计数。 利用与非门拾取状态1010 实现十进制计数 （0000到1001） date106 （3）利用多片74ls161实现大容量计数 先用级联法 计数器的级联是将多个集成计数器（如m1进制 、m2进制）串接起来，以获得计数容量更大的n（ =m1m2）进制计数器。 一般集成计数器都设有级联用的输入端和输出 端。 同步计数器实现的方法： 低位的进位信号高位的保持功能控制端（相当 于触发器的t端） 有进位时，高位计数功能t 1； 无进位时，高位保持功能t 0。 date107 用两片ct74ls161级联成1616进制同步加法计数器 低位片高位片 在计到1111以前，co10，高位片保持原状态不变 在计到1111时，co11，高位片在下一个cp加一 再用脉冲反馈法 date108 例：用两片74ls161级联成五十进制计数器 00100011 实现从0000 0000到0011 0001的50进制计数器 十进制数50对应的二进制数为0011 0010 date109 作业题作业题 5-8 5-9 5-10 date110 1. 构成分频器 5.45.4 中规模集成计数器及其应用中规模集成计数器及其应用 2. 组成数字钟计数显示电路 5.4.3 计数器的应用实例 5.55.5 中规模时序逻辑电路的分析中规模时序逻辑电路的分析 5.5.1 msi时序逻辑电路的分析步骤 5.5.2 分析举例 本章小结本章小结 结束结束 放映放映 date111 复习复习 实现同步n进制计数器的级联法 ？ 实现同步n进制计数器的脉冲反馈法？ date112 5.4.3 计数器的应用实例 1. 构成分频器 分频器可用来降低信号的频率，是数字系统中常 用的电路。 分频器的输入信号频率fi与输出信号频率fo之比称 为分频比n。n进制计数器可实现n分频器。 程序分频器是指分频比n随输入置数的变化而改变 的分频器。用集成计数器实现的程序分频器，在通信 、雷达和自动控制系统中被广泛应用。具有并行置数 功能的计数器都可以构成程序分频器。 *113 表5-14 74ls161的功能表 同步并同步并 行置数行置数 co= q3 q2 q1 q0 cttcpcp上升上升 沿有效沿有效 清零功能清零功能 最优先最优先 date114 图5-40 程序分频器（分频比n为1256 ） cc4516为 可逆4位二 进制计数器 接成减法计数器 （u/d0） 当高、低位计数器均减为0时 0 0 1 分频 器的 输出 信号fo 改变预置数的值，可以改变分频比。 当前置数值s7s6s5s4s3s2s1s0为10000011， 则该程序分频器的分频比n=？ 13281631 date115 2组成数字钟计数显示电路 通常数字钟需要一个精确的时钟信号，一般采用 石英晶体振荡器产生，经分频后得到周期为1秒的脉 冲信号cp。 图5-41 数字钟“秒”计数、译码、显示电路 个位十进制十位六进制六十进制加法计数器 进进 位位 信信 号号