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基于两阶段脉冲收缩的FPGA综合的时间数字转换器Ryszard Szplet and Kamil Klepacki摘要：我们展示了一种新的基于循环脉冲收缩的方法在FPGA里面实现的时间数字转换器的设计和测试结果。脉冲收缩的实现是通过一个包含有两条互补延迟线的回路完成的。第一条延迟线使得周期传输的脉冲的持续时间缩短，而第二条延迟线则使得这一时间伸长，因此，这两条延迟线的长度比就决定了这个转换器的脉冲压缩能力。这种分辨率的控制算法与在传统基于CMOS的ASIC电路中脉冲收缩单元中所应用的偏置调整的方法不同。为了提高分辨率的控制效率，我们在这种转换器中使用了两种表示被测时间间隔的方法（单个脉冲的脉宽以及两个脉冲之间的时间间隔）。为了减小循环脉冲边沿的抖动从而提高转换器的精确程度，我们引入了一种两阶段的转换方法。在第一个阶段，通过一个低分辨率的循环快速缩短被测脉冲的宽度，从而减少循环的次数，而在第二个阶段在相对较短的时间间隔范围中设置一个很高的分别率。第一阶段中理想的分辨率是通过理论推导得到的。在实现过程中，FPGA中的资源在两个阶段中很大程度上被重复利用，因此转换器的总面积被减少了。文中介绍的转换器的分辨率达到了42ps，在量程为11.5ns的情况下测量的不确定度在56ps以内。这个转换器已经在Xilinx公司生产的通用型可编程器件Spartan-3中实现。关键词：可编程门阵列，脉冲收缩，时间数字化转换器，时间数字转换器，两阶段插值1引言时间间隔的精确测量在数字和模拟领域已经有许多不同的方法。1其中数字方法由于其易于在集成电路里实现、较短的转换时间以及对外界干扰的较强抵抗能力变得越来越重要。最流行的方法是基于多接头延迟线的直接时间编码法，这种方法能够使分辨率达到几十个皮秒量级。2-4想要在提高分辨率的同时保持一个较大测量范围的自然地想法导致这种单阶段转换器中的延迟线越来越长，也就是包含的延迟单元的数目越来越多5。长的延迟线会带来一些问题，比如对周围环境温度以及电源供给的稳定程度变得更为敏感，同时也是的想要得到线性的转换函数或者使得所有延迟单元及其连接处的延迟相同在实践中是不可能做到的。因此，我们有必要通过采用更精确的两阶段转化方法6-8或者双多接头延迟线法9来缩短延迟线的长度。然而，这些方法都更加的复杂，在设计和实现过程中会带来问题。脉冲收缩1,10是另外一种时间向数字转化的数字方法。这种方法的最大好处是它提供了实现无线精确的分辨率的可能性。到目前为止，基于这种方法的转换器已经在ASIC器件中得到了实现11-15，因为ASIC技术允许独立且相当精确地控制脉冲两个沿的内在传输时间（对分辨率的控制），并且给出了实现相对较长的延时环路的可能性（调整测量范围）。然而，这种技术中，设计和制造周期是相当长的，并且最后得到的电路也并不能轻松地用于新的应用。相比之下，FPGA虽然没有提供定制集成电路所提供的灵活性，但是它的开发周期明显要短，并且成本也更低。尤其是，新型的FPGA中配备了对于脉冲两个边沿的延时相近的快速进位链。尽管缺乏对于延迟时间的电路控制（比如通过偏置调整的方法），但是通过利用这个进位链来实现拥有高分辨率以及足够在内插时间计数器中使用的测量范围的转换器还是可能的。2转换器工作原理2.1 脉冲收缩方法概念上的基于脉冲收缩的转换器模块图如图1所示。在START脉冲和STOP脉冲之间的被测时间间隔在脉冲收缩环路的输入端被用相关的脉冲宽度表示。收缩环路由一个或门和延迟线组成，包含有一些非反相缓冲器。脉冲边沿在或门中的传输时间必须要相等（tPLH=tPHL），然而它们在整条延迟线中的传输时间应该不同（tPLHtPHL）。因此，在每个循环过后，环路中的脉冲时间宽度都会减小tPLH-tPHL。脉冲将会一直不停地循环图1.基于脉冲收缩的时间数字转换器的基本功能单元下去，直到消失，与此同时脉冲经历的总循环数N在计数器中被记录下来。被测的时间值就可以记作TM=NR，其中R=tPLH-tPHL就是转换器的分辨率。测量范围与延迟线中缓冲器的个数和它们的传输时间成比例。2.2 两阶段脉冲收缩方法前面提到的概念很容易在集成器件中实现。然而，在第一次用FPGA进行的测试中，我们发现这样一种转换器至少存在两个非常严重的问题16。第一个问题是环路中的大多数单元对于脉冲的两个边沿的延时是不相同的，尤其是FPGA内部的可编程开关。这种现象使得脉冲收缩效应在转换过程中的许多阶段都会发生，因此想要达到高分辨率并对其进行有效的控制就变得极端困难。为了在我们的转换器中解决这一问题，我们提出了在专用脉冲收缩单元（例如图1中所示的延迟线）之外的环路中，使用两个段没冲来代表输入脉冲的两个相反的边沿的方法。第二个问题是这样一个转换器的测量不确定度随着测量时间的增长而增大。这种依赖关系是时间抖动导致的。在不连续的环路中，时间抖动反过来会以一种近似于观测时间平方根的方式增长17,18。根据文献17，每个脉冲边沿的抖动T可以用下式估计 （1）这里是电路相关的常数，是观测时间，在这种方法中等于转换时间。考虑到如下几个式子 （2） （3） （4）这里是单次循环的时间，是在测量的过程中所经历的周期数，是转换器的分辨率，这样（1）式可以重新写作 （5）由于在这种方法中被测时间间隔是用一个脉冲的时间宽度表示的，它的抖动取决于脉冲两个沿的抖动。假设它们是相互独立的，那么在测量最大时间间隔的情况下脉冲宽度的抖动有如下式子 （6）（6）式告诉我们，可以通过限制测量范围或者提高分辨率的方法来减小脉冲宽度的抖动。为了避免转换器主要参数的退化，我们提出了一种新的两阶段的结构来达到具有较大测量范围的同时又有较高的分辨率的目的。这种新的转换器由两个具有不同分辨率的转换阶段（图2a中的循环回路A和B）组成。第一个转换阶段（the first conversion loop, FCS）（红色回路A）提供了一个粗略的分辨率，大约在几个百皮秒量级，而第二个转换阶段（the second conversion loop, SCS）的分辨率是在亚皮秒量级（tenths of picoseconds），这也就是转换器最终的分辨率。图2b给出了转换器运行的原理。被测量的脉冲每在FCS中循环一次，它的持续时间就会减小一个相对较长的时间间隔。脉冲在FCS中循环的次数被计数器A记录下来。当N次循环后脉冲宽度检测器A发现脉冲的宽度小于最小宽度时，图2 a两阶段转换器的简化示意图 b相关波形转换器的结构就会发生改变。开关SW使得较长的延时回路A开路而较短的延时回路B闭合。因此，脉冲每个周期减小的时间就变成了远小于的。当n次循环后脉冲检测器B检测到脉冲的宽度小于最小脉宽时，循环就停止了。在这条延时回路中循环的次数被记录在计数器B中。被测时间间隔的长度可以按照下面的式子进行计算 （7）2.3 FCS理想分辨率对两阶段转换器而言，最大的转换时间有如下表达式 （8）这里和分别代表延时环路A和B的延时。将作为代入（1）式，我们就得到了两阶段转换器中最大的脉冲宽度抖动，即 （9）由于环路A和B中的循环次数和可以分别被表示为 （10） （11）（9）式就可以改写为 （12）我们通过这个等式来推导FCS在最大测量时间即的情况下的理想分辨率，也就是最小的脉宽抖动。为了不需要顾及依赖电路的常数，我们将（12）式的两端同时除以，然后对/对的依赖关系进行仿真。仿真的参数设置如下：这些参数是通过测量在可编程器件中实现的转换器测量得到的，这将会在下一部分中介绍。仿真函数如图3所示，在FCS分辨率为45ps的基础上进行归一化。由于目标函数最小值附近比较平坦，所以FCS的分辨率可以在宽度约为600ps的范围内进行选择，即大约600到1200ps，在这个区域内归一化的脉冲宽度抖动的变化大概只有最小值的不到4%。我们通过寻找函数最小值的通常的方法来求解FCS分辨率的最优值。基于之前假设的时间参数值，我们得到。这个值符合仿真得到的600到1200ps的范围。图3脉冲宽度抖动对FCS分辨率的函数关系3. 转换器设计图4是一个在可编程器件（Spartan-3，Xilinx）中实现的两阶段转换器的框图。FCS包含延迟回路A（红色画出），脉冲宽度检测器A，一个8-bit计数器以及一个8-bit寄存器。延迟回路A由两个延迟线（1和2），两个脉冲边沿检测器（A和B2），以及两个脉冲恢复电路（A1和A2）构成。在转换器的输入端，被测时间由START和STOP两个脉冲表示。它们被脉冲生成电路转换成为一个脉宽等于被测时间的大麦虫。这个脉冲在延迟回路A中循环。当通过延迟线1传递时，脉冲是没有被反相的，它在里面收缩。这部分脉冲的收缩在延迟线2中得到了补偿，因为在延迟线2中脉冲是被反相过的，因此会受到拉伸。延迟线1和2有同样数量的延迟单元构成，因此脉冲宽度几乎全部的变化都被抵消掉了。两条延时线的总延时决定了转换器的测量范围。Spartan-3器件中的进位链被用作延迟线。每条延迟线包含128个延迟缓冲器。为了避免脉冲在回路中循环时在非延迟线的部分（比如可编程开关）产生不可预测的收缩或者伸长，被测时间间隔的信息在两条延时线之间是通过两个分别代表前沿和后沿的脉冲来传递的。通过没冲边沿检测器（图5）将在延迟线输出端首期出现的单个脉冲黄钻换位一堆脉冲。在这个转换过程中，脉冲边沿检测器A对领先脉冲的延时长于追赶脉冲，从而使得它们的时间间隔变短。变短的大小以及FCS的分辨率依赖于图5中控制缓冲器CB的延时。根据第二部分中的计算，这个延时应当在600到1200ps之间。然后，这对脉冲通过全缓存和快速是中通到传递到脉冲恢复电路A2，从而重新生成单个脉冲。一个T触发器可以被用作最简单的脉冲恢复电路，它的作用和脉冲边沿检测器刚好相反。在延时回路中循环的脉冲宽度可以通过脉冲宽度检测器A来检测，每个周期都会减小R。当这个脉冲的宽度小于最小宽度时，检测器就会停止脉冲边沿检测器A和脉冲恢复电路A2的工作，同时使得脉冲边沿检测器B1和脉冲恢复电路B2开始工作。因此，延时回路A被开路而延时回路B被闭合。也就是说，转换图4 在FPGA中实现的转换器框图图5 脉冲边沿检测器A和B的第一阶段即FCS结束，第二阶段即SCS开始。为了最小化在可编程器件中实现转换器的逻辑资源需求，在FCS中使用的大多数单元在SCS中也得到了重复利用。SCS包含延时电路B（在图4中用蓝线画出），脉冲宽度检测器B，以及一个8-bit计数器，和FCS很相像。延时回路B是由两条延时线（1和2，和FCS中一样），两个脉冲边沿检测器（B1和B2），以及两个脉冲恢复电路（A1和B2）组成。SCS和运行过程和FCS的很相似，但是每次脉冲缩短的时间比FCS中小得多，它不是通过脉冲边沿检测器实现，而是通过延迟线实现的。因此，在这种情况下，延迟线2比延迟线1要短，它仅仅补偿了部分由延迟线1引起的脉冲收缩。SCS的分辨率，即整个转换器的细化分辨率和两条延迟线的长度之差成比例，同时可以通过改变脉冲恢复电路B2的位置来控制。当把该电路向延迟线2原来输入端移动时，会引起延迟线2长度的增加，从而导致分辨率数值的减小。与脉冲边沿检测器A不同，这里两个脉冲边沿检测器B1和B2都不改变脉冲的宽度。脉冲在延时回路B中循环知道脉冲宽度检测器B发现它的宽度小于最小值。然后检测器就会使计数器停止计数，转换过程就结束了。由于技术其中包含了脉冲在回路中循环的总次数而寄存器中存放了脉冲在回路A中循环的总次数，被测量的时间间隔的值就可以通过（7）式计算出来。为了使得两条延时线的容性负载相似，我们使用了一个虚拟负载。它被接在延时线2的输出缓冲器BUF2上，从而补偿延时线2因为没有像延时线1那样皆有两个脉冲宽度检测器以及计数器所引起的负载不平衡。脉冲宽度检测器A和B为两个延迟回路连续地提供使能信号从而转换回路的状态来完成时间数字转换的过程。它们的结构很相似，都是基于做了微小改动的2-bit串行寄存器实现的（图6）。这些缓冲器的总延时决定了检测的阈值（），这个阈值可以通过改图6 脉冲宽度检测器变缓冲器的个数（）来进行调整。由于两条延迟回路的总延时很长（最小大约为15ns），在检测器中可能出现的亚稳态的影响可以忽略，从而使得脉冲重复的概率很小。4. 实验结果为了评论我们设计的转换器的性能，我们在一块配备有Spartan-3（Xilinx）的普通评估板上实现了它的结构，并通过编写专用的C+程序进行控制。测试是在环境温度约20，在额定电源电压的条件下进行的。在第一次测试中，我们设定了从6.5ns到18ns以100ps为步长的输入，并记录了每次延迟回路A中循环的周期数。我们使用延迟产生器GFT1004（Greenfield Technology）作为时间间隔的产生器，因为它有一个高品质的数字振荡器（DSA90804，Agilent）来帮助鉴定延迟的精度。它产生的时间间隔的抖动不超过4.5ps（均方根值，RMS）。每一个时间间隔我们都用设计的转换器进行了1000个样本的测量。得到的FCS的传输特性曲线如图7所示。根据测量时间的范围（11.5ns）和相对应的循环此时的范围（12.5），通过它们的商计算得到的FCS的分辨率大约为920ps。我们还通过RMS方法估计了线性回归参数。将FCS的分辨率作为回归曲线的斜率（1.081/ns）的倒数，我们得到的估计值为926ps，这和通过之前的测量得到的结果很接近。SCS的传输特性曲线在整个测量范围内表现为以FCS分辨率为周期的锯齿状波形。在延迟回路B中经过的平均周期数（实线）是通过1000个样本计算出来的。图7 FCS传输特性曲线图8中所示的特性可以用来计算SCS的分辨率，如图9所示。这里有这里和是对应于延迟回路A中周期图8 SCS传输特性曲线图9 估计SCS分辨率的原理数相邻两次增长的时间间隔，而和表示在延迟回路B中循环数目的最大值和最小值。为了估计后面的参数，SCS的传输特性曲线必须被精确地设计，使它包含至少一个的时间并且使得延迟回路A的计数器有两次相邻的增长（如图10）。我们得到的SCS分辨率为41.8ps（这里用的数据为）。图10 用于计算分辨率的部分SCS传输特性曲线两阶段完整的转换器传输特性曲线如图11所示。尽管整个测量过程中都没有进行校准，实验结果很好地符合理论推导得到的界限。计算出的线性相关系数（0.9999）非常接近完全线性。我们分别用转换器和DSA90804A振荡器测量了一系列由GFT1004产生的处于转换器测量范围内的时间间隔。它们之间的差别在图11中用三角形点表示，可以看到它们不会超过80ps。图11 菱形点表示两阶段转换器的传输特性曲线，三角形点表示由转换器和DSA90804A振荡器得到的数据之差我们通过一种经典的统计学码密度测试方法19,20来鉴定微分非线性（DNL）和积分非线性（INL）特性。对于DNL的测试结果（如图12a）反映出我们这种转换器中提出的两阶段周期脉冲收缩方法的周期特性。微分和积分线性误差的极端数值分别为-0.98LSB或40.2ps（如图12a）和-4.17LSB或174.3ps。转换器在测量范围内的测量不确定度如图13所示。可以看到，测量不确定度随着被测时间间隔的增长而变大。这是因为引起测量不确定的脉冲宽度抖动现象会随着脉冲在两个延迟回路中循环的次数而成比例地增加，如（9）式。在转换器的测量范围内，不确定度的最大值为55.8ps。通过（8）式计算得到的转换器最长转换时间为710ns（）。相比于单阶段的有相同分辨率和测量范围的转换器而言，这个值减少了。转换器的复位时间主要依赖于串行延迟线的复位时间，大约为24ns。图12 通过350000次对随机脉冲的测量得到的转换器（a）微分以及（b）积分非线性特性图13 转换器的标准测量不确定度5. 结论这种新的在FPGA中实现的时间数字转换器的分辨率为42ps，在11.5ns的测量范围中测量不确定度不差过56ps。转换是通过两阶段的脉冲收缩实现的。为了达到较低的测量不确定度我们使用了几种不同的技术。其中之一是通过在FCS中使用粗略的快速的脉冲收缩来缩短转换的时间。文中给出了通过计算得到的理想的脉冲单次收缩幅度，并通过仿真进行了验证。为了达到一个高的分辨率，我们通过SCS中两条互补的延迟线来实现在较短时间间隔情况下脉冲的细微收缩。为了避免在测量过程中，除延迟线以外的部分（例如可编程开关）造成不可预测的脉冲收缩或者拉伸，我们在两条延迟线之间通过两个脉冲来传递被测时间间隔的信息。这两种对于被测时间间隔的不同表示方式的转换是通过脉冲边沿检测器和脉冲恢复电路完成的。与拥有相同分辨率和测量范围的单阶段转换器相比，通过引入这种两阶段的转换方法将转换时间缩短了接近。这种在两个转换阶段对于功能单元的重复利用减少了实现转换器所需的逻辑资源，但同时也明显增加了逻辑和布局设计的复杂度。我们经过了一个很长的试错过程才使得转换器按照我们假定的参数运行。参考文献1 J. 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