adence原理图库的制作及使用.doc

第五掌 Cadence原理图元件库的制作及使用5.1 原理图库项目的创建库项目的创建，与第四章中lib的建立过程一样，可参考前面章节。5.2 原理图库管理工具在Cadence的原理图库创建和管理过程中，要用到如下工具：1. Library Explorer：用于原理图库的管理2. Part Developer：编辑库文件3. Part Table Editor：创建和修改元件列表文件5.3 原理图库的制作根据第四章相关内容，创建一个名称为lib的库文件，创建完成之后如图5_1所示。5_1然后点击“File/Change Product”选项，出现图5_2所示的对话框。5_2选择“Allegro PCB Librarian 610（PCB Librarian Expert）”选项，点击确定，完成设计模块的选择。单击图5_1中“Part Developer”，进入库设计软件界面，如图5_3所示。5_3选择File菜单中的New/Cell选项，出现如图5_4所示对话框。5_4在“Cell”对应的空白栏处输入元件库的名称，自己可以随意写，但是最好用和芯片信息相关的名字，比如可以用元件型号命名，例如要制作XCV300EFG256的原理图元件库，在空白栏处输入XCV300EFG256，单击确定，出现如图5_5所示界面。5_5选中项目栏中的“Packages”选项，单击鼠标右键，选择弹出菜单中“New”选项，点击出现如图5_6所示界面。5_6选中图5_6中“General”选项卡，在这个界面当中可以设计元件的类和位号的前缀。此处选择IC（芯片），位号前缀可以选择U，用户也可以根据自己的习惯自行输入。选中5_6中“Package Pin”选项卡，鼠标左键单击“Pins”出现如图5_7所示界面。5_7单击弹出菜单中的“Add”选项，出现如图5_8所示界面。5_8用户需要知道整个元件的信息（可以在网上进行搜索），然后将元件的信息添加进去。以添加IO引脚为例来说明引脚的添加过程，在芯片XCV300EFG256中，IO引脚一共有10个，在图5_8界面中选择“Scalar”选项，在Prefix栏中输入IO，From栏对应的空白处填写开始序号0，To栏空白处填写最后的序号10，Suffix栏对应的空白处一般不填写（在有扩展项的情况下才需要填写）。在Type栏处设置对应引脚类型，打开下拉菜单，根据芯片信息来进行选择，没有定义的，可以选择UNSPEC选项。IO引脚添加设置界面如图5_9所示。引脚类型：1、ANALOG：模拟管脚，一般接到无源器件，比如电阻等；2、BIDIR：输入和输出管脚；3、INPUT：输入管脚；4、OUTPUT：输出管脚；5、TS：三态管脚，有低、高和高阻状态；6、TS_BIDIR、三态双向管脚；7、OC：省略了集电极上拉的开路集电极门，几个集电极门连接到一个上拉电阻；8、OC_BIDIR：开集电极双向管脚；9、OE：省略了发射极下拉的开路发射机管脚；10、OE_BIDIR：开发射极双向管脚；11、POWER：电源或者地管脚；12、NC：没有连接的管脚；13、UNSPEC：没有制定管脚功能，一般用于连接器件管脚；14、GROUND：地管脚；5_9其他类似的管脚都可以采用此方法添加，但是电源和地输入就不同，以XCV300EFG256芯片为例，其有VCCINT、VCCO、GND三种类型的电源或地的引脚定义，以添加VCCINT为例，VCCINT引脚共计有12个，必须输入12个VCCINT，但是软件不允许重复输入引脚，因此需要使用其他输入方法。选中Vector选项，随应Base Name栏空白处输入VCCINT，对应MSB栏输入12，对应LSB栏输入1，表示有12个引脚对应位VCCINT的定义，对应Type下拉菜单选择POWER，单击“Add”按钮，如图5_10所示。5_10使用上述两种添加引脚定义的方法，将所有的引脚定义添加完成，添加完成的界面如图5_11所示。5_11保存设计，出现如图5_12所示界面。5_12这个是正常的提示，因为元件库的设计还没有完成，单击“Ok”。上述过程已经完成逻辑管脚的添加，接下来进行物理管脚的添加。添加物理管脚，应先将封装设计好（相关内容会在PCB封装库的制作一掌中介绍），添加物理管脚的方法如下所述。在图5_13所示的界面中，左键单击“Jedec Type”空白栏后面对应的按钮，弹出如图5_14所示界面。5_135_14图5_14中的三个文件是用户自己按照芯片数据制作的PCB封装，选择和元件原理图对应的封装，点击“Ok”，然后切换到Package Pin界面，左键单击Footprint，出现如图5_15所示界面。5_15单击弹出菜单中“Extract From Footprint”选项，从选择的封装中提取引脚的物理信息，弹出如图5_16所示界面。5_16单击确定，完成管脚信息提取，界面如图5_17所示。5_17下一步进行管脚映射，将逻辑管脚和物理管脚对应起来，如图5_17所示，在逻辑管脚中选择GCK0，在物理管脚中选择1。5_18单击图5_18所示界面中的“Map”按钮，完成GCK0的引脚映射，如图5_19所示。5_19按照上述方法完成多有管脚的映射，如图5_20所示。5_20当芯片管脚较多时，为了设计原理图的方便，需要将元件库分成多个PART。在图5_20所示界面中左键点击“Functions/Slots”按钮，会弹出如图5_21所示界面。5_21如果想将元件库分为四个部分，单击”Add“按钮，在弹出的如图5_22所示的对话框中输入数字3，单击”Ok“，元件库就被分为了四个部分S1、S2、S3、S4，如图5_23所示。5_225_23单击图5_23中“Ok”按钮，完成元件库各个部分的添加，如图5_24所示。5_24完成元件库的“分割”之后，下面应该进行管脚的分配，以确定哪些管脚应在哪个部分里面。单击图5_24中“Functions/Slots”按钮，回到如图5_23所示界面，单击“Distribute Pins”按钮，弹出如图5_25所示界面。5_25在图5_25中，对应每个部分，选中的管脚就是属于该部分的管脚，选择完成后单击“Ok”，完成管脚的分配。接下来进行符号视图的生成，单击图5_24所示界面中的“Generate Symbol(s)”按钮，创建元件库，出现如图5_26所示界面。5_26单击“Ok”按钮，出现如图5_27所示界面。5_27基本设计工作到这已经完成，为了设计原理图的对称以及使用方便，接下来是后期的调整工作，在图5_27界面中，选中Symbols项目中的sym_1，并选Symbol Pins作为当前界面，如图5_28所示。5_28由图5_28界面可以看到，在Logical Pins栏中，可以看到Location对应栏里面选择的都是Left选项，这说明管脚都是在元件符号的左面（从图5_28界面右面的对应栏中可以看到元件符号，也可以看到管脚都是在左边），为了设计原理图时方便使用，需要对管脚的位置进行重新调整，点击Location栏各各管脚对应的下拉菜单，有Left、Right、Top、Down四个选项，合理分配Left、Right选项，使左右两边管脚数目相等，然后保存文件。接下来进行符号外观和管脚顺序的调整，单击菜单栏中的按钮，进入sym_1的修改界面，如图5_29所示。5_29利用软件提供的工具栏对元件的符号以及管脚的左右位置进行布置，设置完成之后保存设计。最后可以调整管脚顺序，使管脚看起来很整齐，这个工作在图5_28所示界面中完成。完成设计之后，还要对一些关键属性进行设置，关键属性是指可以通过这些属性唯一确定所使用的sym库，并且输入到PCB中也是唯一确定的封装库，关键属性一般包括：1、$Location：是指元件在原理图及PCB中的编号，一般由元件字符代号及序号组成设置为“元件字符代号。“2、Path：是指在原理图中放置元件的先后顺序，由软件自动排序。3、Group：组属性，一个symbol由多个部分时需要。4、Value：元件标称值，设置为“？“。5、Jedec_Type：元件封装名称。当该symbol对应多个封装类型时，一般不在库中制定，而是画原理图时再根据需要来指定。6、Split_INST_Name：每个部分的名称。用户可以根据自己的习惯来进行设置。在图5_28中进入General界面，如图5_30所示。5_30左