xxx芯片详细设计模板.doc

项目名称项目名称 XXX 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 1 - 项目名称项目名称 XXX 芯片详细设计芯片详细设计 文件编号文件编号 xxxx 修订修订 1.1 项目名称项目名称 XXX 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 2 - 版本记录：版本记录： 版本日期修改者修订内容 1.02010-6-22安丰军创建此文件 1.12010-7-13安丰军根据评审结果修改 项目名称项目名称 XXX 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 3 - 目录目录 目录目录- 3 - 1XXX 芯片简介芯片简介.- 4 - 1.1XXX 芯片的一级模块划分 - 4 - 1.2XXX 芯片的内部功能模块结构图 - 4 - 2一级模块一一级模块一.- 5 - 2.1功能描述.- 5 - 2.2接口说明.- 5 - 2.3实现说明.- 5 - 2.3.1二级模块一：.- 6 - 2.3.2二级模块二：.- 8 - 2.4表项/寄存器设置- 8 - 2.5重要资源使用情况说明- 8 - 3一级模块二一级模块二.- 9 - 4参考资料参考资料 - 10 - 5附录一：附录一：XXXX- 11 - 项目名称项目名称 XXX 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 4 - 1XXX 芯片 简介 简要介绍一下芯片研发的背景、使用环境、芯片类型等。 1.1XXX 芯片的 一级 模块划分 简要介绍一下芯片划分为几个一级模块，每个一级模块的名称、主要功能等。 1.2XXX 芯片的内部功能模块结构图 给出芯片的结构框图，至少细化至一级模块，并标注主要信号。例如 GTP 收发模块 GTP RX Data FIR滤波 器组 I Q 数据源选 择 I Q 数字上变 频 I Q I Q ADC9779A ATT链路 （4级） Switch & Combiner （三种工作 模式） Log Detector OP ADC7680 内部信号 （直流/正 弦/调制） FLASH GTP 收发模块 GTP TX Data I Q FIR滤波 器组 数字下变 频 ADS62C17 I Q ATT链路 （3级） 400A VCO 控制数据流发射链路接收链路反馈补偿 TMP141 HEATER 时钟板 发射链路信号处理模块 接收链路信号处理模块 Local BUS 时钟、 RST控制 模块 CLK33M CLK_M RSTclk33m_in clk_m_in rst_in 小数分频 模块 FLASH 接口模块 温度监控 模块 LBUS控控制制模模块块 反馈补偿 控制模块 LBUS译码模块 时钟板控 制模块 ADC检波 控制模块 RF通路板 控制模块 数字域增 益调整 I Q 发射功率 补偿 I Q IQ平衡 I Q LO直流补 偿 I Q I Q 接收功率 补偿 I Q 模拟补偿 滤波器 I Q 图 1-1 RF_FPGASX50T 芯片内部模块结构图 项目名称项目名称 XXX 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 5 - 2一级模块一 2.1功能描述 简要介绍一下该一级的主要功能； 2.2接口说明 表 2-1 一级模块一信号定义 信号名称位宽类型说明 外部接口 clk_11INPUT外部输入时钟 1 clk_21INPUT外部输入时钟 2 rst_11INPUT外部复位信号 1 interface1_sig_11INPUT外部信号 1 Interface2_sig_11OUTPUT外部信号 2 内部接口 inner_sig_11INPUT内部信号 1 inner_sig_21OUTPUT内部信号 2 注意信号名称定义要符合FPGA 编码规范，按照不同的组别进行信号分类。 2.3实现说明 介绍一下该一级模块划分为几个二级模块，每个二级模块的名称、主要功能等，给出 该一级模块的结构框图，至少细化至二级模块。例如 项目名称项目名称 XXX 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 6 - 数字下变 频 I Q 接收功率 补偿 I 模拟补偿 滤波器 I ADS62C17 I 接收链路信号处理模块 GTP 收发模块 I Q FIR滤波 器组 DC OFFSET校 准 I 接收BRAM 缓存 QQ I Q IQ DFT功率 计算 I 192X采样 模块 Q I Q I LBUS模块 LBUS模块 Q=0 图 2-1 接收链路信号处理模块框图 2.3.1二级模块一 ： 介绍一下该二级模块的具体实现，包括相关寄存器设置说明。例如 表 2-2 ADC 检波控制相关寄存器表 地址寄存器名称寄存器格式描述功能描述 0x184 adc_op_ctlBIT1BIT0，Others Rsv BIT0：0-1 启动写 ADC 检波器读操作； BIT1：ADC 检波器读状态， 0空闲，1忙状态； 0x188adc_valueBIT15BIT0检波器功率值 二级模块接口定义。例如 表 2-3 my_power_detector 接口定义 信号名称位 宽 类型 说明 clk1INPUT时钟输入信号，clk_33m_in rst1INPUT复位信号，rst_33m_in start1INPUT功率检波启动信号 sclk1OUTPUTADC7680 SPI 口时钟输出 sdin1INPUTADC7680 SPI 口数据输入 power_data16OUTPUT功率检波反馈功率值 power_data_vld1OUTPUT功率检波反馈功率值有效 项目名称项目名称 XXX 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 7 - sync1OUTPUTADC7680 SPI 口片选输出 注意信号名称定义要符合FPGA 编码规范，按照不同的组别进行信号分类。 二级模块实现具体说明，包括但不限于伪码、流程图、状态机转移图、时序图、重要 IP 参数配置、滤波器系数等。例如 cycle1 cycle2 cycle3 cycle4cycle5 adc_opctl_reg0 cycleNcycle0 adc_opctl_pulse 13h00000000power_count adc_value_reg 0001 cycleN +1 07FD07FC0000 cycleN +2 cycleN +3 power_data_vld adc_opctl_state 时隙 power_count12:9 4h0 power_count8:0 = 9h3B power_count8:0 = 9h7B sync_s有效 当power_count12:0 = 13h7F0时，两次读数取平均； sclk = power_count3，即33M的16分频； power_detector_start power_detec_en 更新 时隙0Power Down 时隙1Power UP 时隙21st Read 时隙32nd Read 4h1 4h2 4h3 power_count8:0 = 9h3B power_count8:0 = 9h1BB power_count8:0 = 9h3B power_count8:0 = 9h1BB power_count8:0 = 9h3B power_count8:0 = 9h1BB 读取串行数据 无 无 power_count8:4 = 5h75h16 power_count8:4 = 5h75h16 图 2-2 检波控制模块主要信号时序图 表 2-4 2x，15-taps 滤波器系数 A0A1A2A3A4A5A6A7 A14A13A12A11A10A9A8 FEC9000003EB0000F56A000027A84000 二级模块资源使用情况预估。例如 发射链路的所有用 IPcore 实现的滤波器都可以从 IPcore 的资源评估中得取，共计 DSP48E 共计 24 个，而 3x 滤波器消耗 DSP48E13 个，IQ 两路共计 26 个，所以发射链 路消耗 50 个 DSP48E。 如果该二级模块下还有三级、四级模块，按照同样的原则表述，最多只表述到四级模 项目名称项目名称 XXX 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 8 - 块。 2.3.2 二级模块二 ： 同二级模块一。 2.4表项 /寄存器设置 一级模块一的表项/寄存器说明等。 2.5重要资源使用情况说明 一级模块一的资源使用情况估计，包括但不限于 reg、BRAM、乘法器、时钟资源等。 项目名称项目名称 XXX 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 9 - 3