高分辨率时间-数字变换器(TDC)的设计实现(授时中心王文利).docVIP

高分辨率时间数字变换器(TDC)的设计实现王文利1，2，王丹妮1，边玉敬1 （1国家授时中心，陕西 临潼，710600；2中国科学院研究生院，北京，100080）摘要：内插法是实现高分辨率时间间隔测量的主要方法。时间数字变换器（TDC）则是实现高分辨率时间间隔测量的关键部件。文章介绍了一种基于模拟内插技术的高分辨率时间数字变换器的设计实现。经测试，其测时误差小于250ps。关键词：时间数字变换时间间隔测量模拟内插技术高分辨率Design and Implementation of High Resolution Time-to-Digital ConverterWang Wen-li, Wang Dan-ni, Bian Yu-jing(1. Nation Time Service Center, Xian 710600, Shaanxi, China;2. Graduate University of Chinese Academy of Sciences, Beijing 100080,China)Abstract: Interpolation is the main method for time interval measurement with high-resolution. The Time-to-Digital Converter is the central component which can make a time interval measurement with high-resolution. A high-resolution Time-to-Digital Converter which based on analog interpolation is introduced in this paper. The resolution of the TDC reaches 250ps.Key words: Time-to-Digital Convert Time Interval Measurement Analog Interpolation High-Resolution1. 引言高分辨率时间间隔测量技术在时频测量、航空航天、卫星导航、雷达定位、激光测距、核物理和粒子物理探测等应用领域中具有十分重要的地位。在时间间隔测量中，量化误差限制了测时分辨率的提高，量化误差与计数器的参考时钟有着密切的关系。采用100MHz参考时钟的计数器，其测时分辨率为10ns，而简单依赖更改时钟进行优于1ns分辨率的测量，则要将时钟频率提高到1GHz以上，由此带来的电磁干扰、电路复杂度等问题会很难解决，因此靠无限制提高时钟频率的方法来提高测时分辨率是不现实的。内插法是减少量化误差、提高测时分辨率的有效措施。时间数字变换器(Time to Digital Converter, TDC)，也可称为内插器，则是实现高分辨率时间间隔测量的关键部件。2. TDC工作原理 目前，实现高分辨率时间间隔测量的内插法主要有两种：模拟内插法和数字内插法。数字内插法主要应用数字延迟锁相环路(DLL)实现。用串联在一起的延迟单元构成的延迟链作为被测时间间隔的传输信道，每个延迟单元的输出端接到锁存器的数据输入端，将被测时间间隔的开始信号作为延迟链的输入信号，以其结束信号作为取样信号，则开始信号在延迟链中经过的延迟单元个数就正比于所测的时间间隔值。它的突出优点是结构简单，通道数量多(4路、8路或更多)，易于单片集成，可通过大规模数字门阵列(FPGA或CPLD)或专用集成电路实现。但随着测量分辨力的提高，所需要的延时组件也就越多，也就需要更多附加电路。这样不但使设备复杂度增加，而且还将产生附加误差导致测量分辨力受到限制。模拟内插法是基于时间电压数字变换的内插技术，其核心由模拟电路构成，复杂程度较大，难以集成，但模拟内插法具有测量范围大、线性好、测量精度非常高的优点，所以其综合性能最佳。现有的高精度时间间隔计数器（如：SR620等）大多采用这种技术。我们研制时间数字变换器，就是基于模拟内插技术实现的。以下将做详细介绍。时间数字变换器基本组成如图1所示，它主要由输入端，即Start/Stop 信号、Clock信号整形输入通道，时间数字变换单元以及微处理器组成。图1. 时间数字变换器组成框图模拟内插法的原理如图2所示。首先，对一个精密电容充电，使电容两端的电压保持一个固定值，在被测的Start-to-Clock脉冲前沿到来时，开始以恒定的电流放电，到被测的Start-to-Clock脉冲后沿时，放电终止。这样便在Start-to-Clock脉冲与放电后的电容电压之间建立起一个线性的函数关系。通过测量电容上的电压，并结合上述的函数关系，就可以推算得到被测Start-to-Clock脉冲宽度的准确值。图2. 模拟内插法工作原理3. 模拟内插器电路实现基于模拟内插法的时间数字变换器由前置整型电路、快速时间间隔逻辑产生电路、时间间隔电压幅度变换电路、AD转换器以及微处理器组成。参考时钟频率选用40MHz。该时间数字变换器的时钟频率选用40MHz。主要基于两方面考虑，一方面如果钟频太低，两个时钟脉冲间隔较大，在AD转换器位数一定的情况下，1 bit表示的时间间隔大，无法分辨出很小的间隔，分辨率就难以提高；另一方面如果选用很高的钟频，电路的复杂度增加。时间数字变换器的前置整型电路将被测信号与时钟信号都变换为后级快速时间间隔逻辑产生电路匹配的ECL电平数字脉冲信号。变换器的快速时间间隔逻辑产生电路如图3(a)所示，采用ECL门电路，由三个串联D触发器和一个异或门电路控制产生被测的时间间隔脉冲Start-to-Clock。当参考时钟频率为40MHz时，时钟周期T = 25ns，在被测时间间隔t很小时，后级时间间隔电压幅度变换器中电流的切换速率、充放电起点和终点的非线性使变换器性能急剧恶化。因此，把Start-to-Clock的脉冲宽度扩展为T + t，即25ns50ns，有利于消除起点和终点死区和零区非线性。图3(b)为其工作波形。Q（XOR output）端输出即为被测的时间间隔Start-to-Clock。(a)(b)图3. 快速时间间隔逻辑产生电路及其工作波形时间间隔电压幅度变换器是时间数字变换器的核心，其电路如图4所示。在此单元被触发之前，三极管Q2处于截至状态，精密积分电容Ci通过电流源I2充电，使电容两端保持一个固定的电压。当由图3中异或门Q端输出的时间间隔脉冲Start-to-Clock前沿到来时，Q2导通，电容Ci与电流源I1接通，开始以恒定的电流（I1 I2）放电，当Start-to-Clock脉冲后沿到来时，Q2重新处于截止状态，放电结束，此时电容上的电压与时间间隔脉冲宽度有简单的线性关系。图4. 时间间隔电压幅度变换器电路上述放电过程结束后，Ci的电压经过缓冲放大和采样保持，保持在Ch上一段时间，送到一个12位的AD转换器进行转换，转换结果由微处理器读取，并进数值计算，即可得到高分辨率的时间间隔的值。当采用40MHz的时钟作为参考信号时，每两个时钟脉冲的间隔是25ns。由于AD变换器是12位的，共有2124096 bit，实现具体电路时，25ns时间间隔变化占用4096 bit中的2/3，即2730 bit，这就意味着此时间数字变换器的理论分辨率为25000ns/2730 9ps/bit。4. 性能测试对我们研制的时间数字变换器进行测试，测量安排如图5所示。以FTS1050A高稳晶振输出的5MHz标准频率信号通过频率分配放大器，输出两路相同的5MHz信号。其中一路直接送入TDC的整形单元，产生Start/Stop信号；另一路作为HP3335频率综合器的参考信号，由HP3335输出TDC所需的40MHz时钟信号。由于Start/Stop信号与40MHz时钟信号同源，所以它们之间有着严格的同步关系。HP3335采用FTS1050A输出的5MHz信号作为外部参考，因此HP3335也具有和FTS1050A同样的频率稳定度，达到11012（秒级）。由于被测时间间隔总是由5MHz信号前沿作为Start/Stop触发开始，而以随后到来的第二个时钟脉冲前沿作为结束(见图3)，应用HP3335的移相功能便可以产生验证所需的已知的、宽度不同的Start-to-Clock脉冲。对于40MHz时钟信号，相位改变1，意味着Start-to-Clock脉冲宽度改变了70ps。图5. TDC性能测试用我们研制的时间数字变换器对上述由HP3335移相产生的一组已知的时间间隔Ti（i1,2,，80）进行测量。当参考时钟为40MHz时，25000psTi50000ps。在接近最大及最小时间间隔时，HP3335以1的步进量移相；在中间区段则以5的步进量移相。在360的移相范围内，即在25ns到50ns的时间间隔变化范围内，测量了80个点，每一个点上测量40次，计算方差。TDC单点测量方差如图6所示。最大方差为65ps，所以此时间数字变换器的单点测量抖动小于65ps。由图7可以看到，将上述单点测量中，每一个点上测量的40个数据进行算术平均，得到80个均值，再由这80个均值连接而成的线段近似直线段，呈现出很好简单线性关系。对拟合曲线与由实测数据连接而成的曲线进行比较，结果如图8所示。我们做如下分析：因25000psTi50000ps，而经过变换器变换后电压变化范围为3.536096V-3.63946V，则3.536096V(-3.63946V)=7.175556V 对应25000ps 的时间间隔，所以该TDC的转移因子为25000ps/7.175556V=3484ps/V。如图8所示，最大误差达0.07V，可知我们研制的时间数字变换器的最大线性误差为0.07V3484ps/V=244ps。图6. 变换器对80个已知时间间隔进行测量后得到的单次测量方差图7. 实测数据与拟合数据图8. TDC线性误差5. 结论我们依照模拟内插法设计实现的时间数字变换器(TDC)达到了很高的测时分辨率。综合以上的性能测试结果，可知我们研制的时间数字变换器的测时误差小于250ps。参考文献1 Keunoh Park and Jaehong Park. Time-to-Digital Converter of Very High Pulse Stretching Ratio for Digital Storage Oscilloscopes. Review of Scientific Instruments, Vol. 70, No. 2, pp. 1568-1574, February, 19992 Raisanen-Ruotsalainen E, Rahkonen T and Kostamov