可编程逻辑器件原理及应用EDA-课程报告.docVIP

EDA课程报告 班 级： 072134 学 号： 20131000000 姓 名： 专 业：机械设计制造及其自动化 指导教师： 雷波 2016年11月目 录实验一 3-8译码器1一、实验目的二、实验硬件要求三、实验电路连线与实验结果四、原理图法五、3-8译码器的文本描述六、真值表七、软件仿真结果实验二 扫描显示电路驱动设计一、实验目的二、实验硬件要求三、实验步骤四、实验电路连线与实验结果五、数码管译码器的文本描述与仿真六、分频器的文本描述与仿真七、片选模块文本描述与仿真八、顶层设计实验三 全减器的设计一、实验目的二、实验硬件要求：三、实验电路连线与实验结果四、方法一（原理图法）五、方法二（半减器原理图例化法）六、方法三（文本输入法）七、方法四（文本输入与原理图结合法）实验一 3-8译码器一、实验目的：通过一个简单的38译码器的设计，掌握逻辑电路的设计方法。二、实验硬件要求：1、 输入：DIP拨码开关3位2、 输出：LED灯3、 主芯片：EP2C8Q208C8三、实验电路连线与实验结果4位DIP拨码开关1-4对应的FPGA管脚为pin128,127,118,117，可任意选取三位使用。8个LED灯对应管脚为pin133,134,135,137,138,139,141,142。拨动拨码开关，观察LED灯与输入状态的对应关系与真值表的情况是否一致。四、原理图法：根据实验指导书所给出的原理图，在Quartus II 9.0中，新建一个工程，并进入原理图编辑界面。插入非门、与门等原件，并按顺序连线，注意不要漏连或未连接上。所有元器件插入并连接完后，检查一遍。程序编译前，先将其他闲置端口设置为高阻态（保护实验器材，防止不必要的损坏），随后编译。编译无报错，即可开始波形仿真，点击菜单栏创建波形文件并把设置结束时间为50微秒。右键点击Insert-Node Finder，将各端口插入到波形文件中。调整A、B、C波形，使其按序排列组成所有可能的情况，点Start Simulation进行仿真。仿真后，若无错误，结果会出现阶梯状波形。这时可以开始安装驱动程序，烧录程序到实验室的开发板中，我选择的是选择JTAG方式传输数据。烧录完成后使用开发板上的3个开关模拟输入，并观察上方LED的亮灭状况。五、3-8译码器的文本描述因为已知3-8译码器的真值表，且原理图连线较多，元件之间逻辑关系显得较为复杂，故采用CASE语句，运用真值表编写程序。代码如下：libraryieee;useieee.std_logic_1164.all;entityyima38isport(A,B,C:instd_logic;D0,D1,D2,D3,D4,D5,D6,D7:outstd_logic);endentityyima38;architecturebhvofyima38issignalabc:std_logic_vector(2downto0);signalD:std_logic_vector(7downto0);beginabcDDDDDDDDnull;endcase;endprocess;D0=D(0);D1=D(1);D2=D(2);D3=D(3);D4=D(4);D5=D(5);D6=D(6);D7 LED LED LED LED LED LED LED LED LED LED LED LED LED LED LED LED NULL;END CASE;END PROCESS;END;波形仿真结果六、分频器的文本描述与仿真LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_Arith.ALL;USE IEEE.STD_LOGIC_Unsigned.ALL;ENTITY divider ISGENERIC( N : Integer := 500000);Port(Clockin : IN STD_LOGIC;Clockout : OUT STD_LOGIC);END;ARCHITECTURE bhv OF divider ISSIGNAL Counter : Integer RANGE 0 TO N-1;SIGNAL Temp1, Temp2 : STD_LOGIC;BEGINPROCESS(Clockin)BEGINIF RISING_EDGE(Clockin) THENIF Counter = N-1 THENCounter = 0;Temp1 = NOT Temp1;ELSECounter = Counter + 1;END IF;END IF;IF falling_edge(Clockin) THENIF Counter = N / 2 THENTemp2 = NOT Temp2;END IF;END IF;END PROCESS;Clockout = Temp1 XOR Temp2;END;取N=4，测试仿真波形结果再取N=5，测试仿真波形结果七、片选模块文本描述与仿真片选模块可以实现0-7号数码管的片选。对于共阴极数码管来说，片选模块输出低电平时对应位数码管点亮，因此输出结果需要取反。代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY selector ISPORT(A,B,C : IN STD_LOGIC; D7,D6,D5,D4,D3,D2,D1,D0: OUT STD_LOGIC);END ENTITY selector;ARCHITECTURE bhv OF selector ISSIGNAL abc : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINabc D0=0;D1=1;D2=1;D3=1;D4=1;D5=1;D6=1;D7 D0=1;D1=0;D2=1;D3=1;D4=1;D5=1;D6=1;D7 D0=1;D1=1;D2=0;D3=1;D4=1;D5=1;D6=1;D7 D0=1;D1=1;D2=1;D3=0;D4=1;D5=1;D6=1;D7 D0=1;D1=1;D2=1;D3=1;D4=0;D5=1;D6=1;D7 D0=1;D1=1;D2=1;D3=1;D4=1;D5=0;D6=1;D7 D0=1;D1=1;D2=1;D3=1;D4=1;D5=1;D6=0;D7 D0=1;D1=1;D2=1;D3=1;D4=1;D5=1;D6=1;D7 NULL;END CASE; END PROCESS;END ARCHITECTURE bhv;片选模块的波形仿真八、顶层设计 并将以上三个元件例化后插入与计数器一并插入原理图中，创建为顶层文件。原理图编译结果实验三 全减器的设计一、实验目的实现全减器的模块设计。使用四种方法，且至少使用一次例化语句。二、实验硬件要求：1、 输入：DIP拨码开关3位2、 输出：LED灯3、 主芯片：EP2C8Q208C8三、实验电路连线与实验结果4位DIP拨码开关1-4对应的FPGA管脚为pin128,127,118,117，可任意选取三位使用。8个LED灯对应管脚为pin133,134,135,137,138,139,141,142。拨动拨码开关，观察LED灯与输入状态的对应关系与真值表的情况是否一致。（课后完成，只需仿真结果正确。）四、方法一（原理图法）根据书本P93页图3-19 1位全减器图，并查询资料易得半减器的原理图，可将全减器的电路图拆分为门级器件的原理图。可直接在Quartus II中绘制出。再次检查电路连接后，可进行编译。全减器编译结果编译成功后，可以开始仿真。方法一全减器仿真结果五、方法二（半减器原理图例化法）先用原理图，完成半减器的设计。例化后完成全减器的设计。半减器原理图再次检查电路连接后，可进行编译。半减器编译结果编译成功后，可以开始仿真。半减器仿真结果完成半减器的设计后，即可新建文件，以类似方法完成全减器的设计。全减器原理图全减器编译结果方法二全减器仿真结果六、方法三（文本输入法）利用真值表，使用文本输入编写程序（CASE语句）。半减器的文本如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_sub ISPORT(x,y : IN STD_LOGIC; diff,s_out : OUT STD_LOGIC);END ENTITY h_sub;ARCHITECTURE bhv OF h_sub ISSIGNAL xy : STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIxy diff=0;s_out diff=1;s_out diff=1;s_out diff=0;s_out NULL;END CASE; END PROCESS;END ARCHITECTURE bhv;半减器编译结果半减器仿真结果或门的文本如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT(a,b : IN STD_LOGIC;c: OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE bhv OF or2a ISBEGINc x_in, y=y_in, diff=d, s_out=e);u2 : h_sub PORT MAP(x=d, y=sub_in, diff=diffr, s_out=f);u3 : or2a PORT MAP(a=f, b=e, c=sub_out);END;全减器编译结果方法三全减器仿真结果七、方法四（文本输入与原理图结合法）与方法三类似，使用文本输入创建半减器。例化后，顶层文件使用与方法二类似方法采用原理图法输入。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL