RF_FPGASX50T芯片详细设计(版本号V2.13).doc

SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 1 - SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 文件编号文件编号 xxxx 修订修订 2.13 SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 2 - 版本记录：版本记录： 版本日期修改者修订内容 1.32009-2-23安丰军创建此文件 1.3.12009-3-3安丰军1、芯片由 XC3S1400A-4FG676C 修改为 XC5VSX35T-1FFG665C； 2、根据和驱动的讨论以及收发链路处理流程的 讨论修改模块划分； 1.3.22009-3-6安丰军1、流程细化； 2、更改 AD/DA 芯片； 1.4.02009-6-24安丰军根据最新的程序 1.03 修改文档； 2.122010-5-25安丰军 魏江博 根据最新的程序 2.12 修改文档，更名为 RF_FPGASX50T 芯片详细设计； 2.132010-6-22安丰军根据最新的程序 2.13 修改文档： 1、修改发射功率自动校准模块衰减器分配； 2、细化“发射 FIR 滤波器组”和“接收 FIR 滤 波器组”具体实现； 3、FPGA 芯片由 XC5VSX35T 更换为 XC5VSX50T； 4、修改 FLASH 中“发射功率校准表”内容； 5、增加“GTP 链路检测”部分； 6、“附录二：内部寄存器地址分配说明”从 RF_FPGASX50T 芯片概要设计中移过 来； 2.132010-7-13安丰军根据评审结果修改 SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 3 - 目录目录 目录目录- 3 - 1RF_FPGASX50T 芯片简介芯片简介- 11 - 1.1RF_FPGASX50T 芯片的一级模块划分- 11 - 1.2RF_FPGASX50T 芯片的内部功能模块结构图- 12 - 2时钟时钟/复位控制模块复位控制模块- 13 - 2.1功能描述.- 13 - 2.2接口说明.- 13 - 2.3实现说明.- 13 - 2.3.1rst_sync模块：.- 14 - 2.4表项/寄存器设置- 15 - 2.5重要资源使用情况说明- 15 - 3LBUS 控制模块控制模块- 16 - 3.1功能描述.- 16 - 3.2接口说明.- 16 - 3.3实现说明.- 16 - 3.3.1LBUS译码模块：- 17 - 3.3.2小数分频模块.- 19 - 3.3.3温度监控模块.- 22 - 3.3.4ADC检波控制模块.- 23 - 3.3.5FLASH接口模块- 25 - 3.3.6SP5162时钟板I2C控制模块.- 27 - 3.3.7SP5162时钟板本振控制模块- 28 - 3.3.8AD9779A控制模块.- 33 - 3.3.9ADS62C15控制模块.- 34 - 3.3.10SP5161通路板控制接口模块- 34 - 3.3.11发射功率自动校准模块.- 35 - SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 4 - 3.3.12发射本振自动控制模块.- 38 - 3.3.13接收参考电平自动校准模块.- 38 - 3.3.14发射BRAM数据源控制模块.- 41 - 3.3.15DDR2访问仲裁控制模块.- 42 - 3.3.16发射链路自动开关模块.- 43 - 3.4表项/寄存器说明- 44 - 4GTP 收发模块收发模块 .- 45 - 4.1功能描述.- 45 - 4.2接口说明.- 45 - 4.3实现说明.- 46 - 4.3.1时钟的设计.- 46 - 4.3.2Virtex-5 FPGA Rocket IO复位设计.- 47 - 4.3.3GTP用户接口设计.- 48 - 4.3.1GTP链路检测.- 50 - 4.4重要资源使用情况说明- 50 - 5发射链路信号处理模块发射链路信号处理模块- 51 - 5.1功能描述.- 51 - 5.2接口说明.- 51 - 5.3实现说明.- 51 - 5.3.1发射FIR滤波器组：- 51 - 5.3.2数据源选择：.- 60 - 5.3.3数字上变频：.- 61 - 5.3.4数字域增益调整：.- 62 - 5.3.5发射功率补偿：.- 62 - 5.3.6IQ平衡补偿：- 64 - 5.3.7LO直流补偿：- 64 - 5.4重要资源使用情况说明- 65 - 6接收链路信号处理模块接收链路信号处理模块- 66 - SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 5 - 6.1功能描述.- 66 - 6.2接口说明.- 66 - 6.3实现说明.- 66 - 6.3.1DC OFFSET校准：- 67 - 6.3.2模拟补偿滤波：.- 67 - 6.3.3接收功率补偿：.- 68 - 6.3.4数字下变频：.- 68 - 6.3.5接收FIR滤波器组：- 68 - 6.3.6接收BRAM缓存：.- 70 - 6.3.7192X数据采样：- 71 - 6.3.8DFT功率计算：- 71 - 6.4重要资源使用情况说明- 71 - 7DDR2 接口模块接口模块.- 72 - 7.1功能描述.- 72 - 7.2接口说明.- 72 - 7.3实现说明.- 73 - 7.3.1MIG简要配置.- 73 - 7.3.2ddr2各模块功能介绍- 74 - 7.3.3用户接口时序说明.- 75 - 7.4重要资源使用情况说明- 76 - 8参考资料参考资料 - 77 - 9附录一：附录一：FLASH 表项介绍表项介绍.- 78 - 9.1发射功率校准表 .- 80 - 9.2发射 LO 直流补偿表.- 82 - 9.3发射 IQ 平衡补偿表- 82 - 9.4接收功率补偿表 .- 82 - 9.5板卡信息表 .- 83 - 10附录二：内部寄存器地址分配说明附录二：内部寄存器地址分配说明 .- 85 - SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 6 - 10.1版本寄存器 .- 92 - 10.1.1版本寄存器.- 92 - 10.1.2版本补充寄存器.- 92 - 10.2板卡控制寄存器 .- 92 - 10.2.1板卡控制寄存器.- 92 - 10.3SP5161 通路板控制寄存器.- 92 - 10.3.1SP5161通路板控制寄存器- 92 - 10.3.2SP5161控制接口读数据寄存器- 93 - 10.4发射功率补偿寄存器 .- 93 - 10.4.1功率模式寄存器.- 93 - 10.4.2输出功率寄存器.- 93 - 10.4.3功率补偿状态寄存器.- 94 - 10.4.4反馈补偿校准控制寄存器.- 94 - 10.4.5发射功率补偿控制寄存器.- 94 - 10.4.6发射功率补偿寄存器值I/Q.- 94 - 10.4.7发射功率自动控制基准功率.- 95 - 10.4.8发射功率补偿反馈值.- 95 - 10.4.9发射功率自动设置补偿值d- 95 - 10.4.10发射功率自动设置补偿值0.- 95 - 10.4.11发射功率自动设置补偿值1.- 95 - 10.4.12发射功率自动设置补偿值2.- 96 - 10.4.13发射功率自动设置补偿值3.- 96 - 10.4.14发射功率自动设置补偿值4.- 96 - 10.4.15OUT口和IO口的固定差损值.- 96 - 10.4.16发射功率自动设置ATT1初始值- 96 - 10.4.17发射功率自动设置多级ATT补偿值- 96 - 10.4.18发射功率自动设置DDS默认值- 97 - 10.4.19发射功率50M带内补偿值.- 97 - 10.5接收功率补偿寄存器 .- 97 - 10.5.1输入功率寄存器.- 97 - SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 7 - 10.5.2接收功率补偿控制寄存器.- 97 - 10.5.3接收功率0dbfs基准值- 98 - 10.5.4接收功率补偿寄存器值I/Q.- 98 - 10.5.5接收参考电平自动设置ATT参考值.- 98 - 10.5.6接收功率补偿反馈值.- 98 - 10.5.7接收功率自动设置补偿值d- 99 - 10.5.8接收功率自动设置补偿值.- 99 - 10.5.9接收功率自动设置补偿值0- 99 - 10.5.10接收功率自动设置补偿值1.- 99 - 10.5.11接收功率自动设置补偿值2.- 99 - 10.5.12接收功率计算值- 100 - 10.5.13接收功率自动设置DDS默认值- 100 - 10.5.14接收功率自动设置DDC默认值.- 100 - 10.5.15接收功率50M带内补偿值.- 100 - 10.6射频本振控制寄存器 .- 101 - 10.6.1射频频率控制寄存器.- 101 - 10.6.2射频发射频率寄存器.- 101 - 10.6.3射频接收频率寄存器.- 101 - 10.6.4射频VCO寄存器- 101 - 10.6.5锁定计数器.- 102 - 10.7FLASH 控制寄存器- 102 - 10.7.1FLASH地址寄存器- 102 - 10.7.2FLASH写数据寄存器- 103 - 10.7.3FLASH读数据寄存器- 103 - 10.7.4FLASH操作控制寄存器- 103 - 10.8温度控制模块寄存器 .- 104 - 10.8.1温度控制寄存器.- 104 - 10.8.2温度门限寄存器.- 104 - 10.8.3温度状态寄存器.- 104 - 10.9IIC 数字电位计控制- 104 - SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 8 - 10.9.1IIC数据寄存器- 104 - 10.9.2IIC使能启动寄存器- 105 - 10.9.3IIC状态寄存器- 105 - 10.10D/A 转换模块寄存器- 105 - 10.10.1AD9779A SPI数据寄存器.- 105 - 10.10.2AD9779A SPI使能启动寄存器.- 105 - 10.10.3AD9779A SPI状态寄存器.- 105 - 10.11直流补偿寄存器.- 106 - 10.11.1LO直流补偿控制寄存器- 106 - 10.11.2LO直流补偿寄存器值.- 106 - 10.11.3LO直流补偿固化值.- 106 - 10.12数字域增益控制寄存器 .- 106 - 10.12.1发射增益调整控制寄存器- 106 - 10.12.2发射增益调整寄存器值- 107 - 10.12.3LO直流补偿固化值.- 107 - 10.13IQ 平衡控制寄存器.- 107 - 10.13.1IQ平衡控制寄存器- 107 - 10.13.2IQ平衡寄存器值- 107 - 10.13.3IQ平衡固化值- 108 - 10.14VCO 小数分频寄存器.- 108 - 10.14.1VCO小数分频控制寄存器.- 108 - 10.14.2VCO小数分频参数N.- 108 - 10.14.3VCO小数分频参数P- 108 - 10.14.4VCO小数分频参数Q.- 108 - 10.15AD7680 控制模块寄存器 .- 109 - 10.15.1AD7680控制寄存器.- 109 - 10.15.2AD7680数据寄存器.- 109 - 10.16A/D 转换模块寄存器- 109 - 10.16.1ADS62C15 SPI数据寄存器.- 109 - 10.16.2ADS62C15 SPI使能启动寄存器.- 109 - SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 9 - 10.16.3ADS62C15 SPI状态寄存器.- 110 - 10.17SP5162 时钟板控制寄存器 - 110 - 10.17.1SP5162时钟板控制寄存器- 110 - 10.18发射链路 BRAM 控制.- 110 - 10.18.1发射Bram控制寄存器.- 110 - 10.18.2发射Bram数据.- 110 - 10.18.3发射Bram截止地址.- 111 - 10.19接收链路 BRAM 控制.- 111 - 10.19.1接收Bram控制寄存器.- 111 - 10.19.2接收Bram数据.- 111 - 10.20内部 DDS 控制寄存器.- 112 - 10.20.1发射内部DDS控制寄存器.- 112 - 10.20.2发射内部DDS控制数据.- 112 - 10.21DUC DDS 控制寄存器- 112 - 10.21.1DUC DDS控制寄存器.- 112 - 10.21.2DUC DDS控制数据.- 112 - 10.22DDC DDS 控制寄存器- 113 - 10.22.1DDC DDS控制寄存器.- 113 - 10.22.2DDC DDS控制数据.- 113 - 10.23功率自动控制模块.- 113 - 10.23.1功率自动控制开关- 113 - 10.24芯片状态寄存器.- 113 - 10.24.1芯片状态寄存器- 113 - 10.25模拟补偿滤波器模块 .- 114 - 10.25.1模拟补偿滤波器控制寄存器- 114 - 10.25.2模拟补偿滤波器系数- 114 - 10.26DDR2 控制模块寄存器.- 114 - 10.26.1DDR2控制寄存器.- 114 - 10.26.2DDR2接收地址寄存器.- 115 - 10.26.3DDR2发射地址寄存器.- 115 - SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 10 - 10.27ADF4001 模块寄存器- 116 - 10.27.1ADF4001状态寄存器.- 116 - 10.28滤波器模式控制寄存器 .- 116 - 10.28.1滤波器模式控制寄存器- 116 - 10.29GTP 链路检测寄存器表- 116 - 10.29.1GTP链路检测寄存器表.- 116 - SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 11 - 1RF_FPGASX50T 芯片 简介 RF_FPGASX50T 芯片是北京星河亮点通信软件有限责任公司研发的芯片，使用美国 XILINX 公司的 XC5VSX50T-1FFG665C 实现，应用于自主研发的射频模块。 RF_FPGASX50T 芯片主要应用于北京星河亮点通信软件有限公司开发的高端综合测 试仪表的射频模块上，位于射频模块的数字与控制模块电路板 SP5203 上，主要完成对射 频接收/发送链路的控制/补偿、接收/发送链路的数字信号处理、上位机通过 LBUS 接口实 现的控制功能、和基带板的数据交互等功能。 1.1RF_FPGASX50T 芯片的 一级 模块划分 RF_FPGASX50T 芯片按功能可以划分为下列 6 个一级模块： 1、时钟/复位信号生成电路，生成 FPGA 内部及外围芯片需要的时钟和复位信号； 2、LBUS 控制模块，和 400A 芯片通过 Local Bus 连接，完成驱动对本板的所有读写 控制；并对 FPGA 的其他一级模块及外围芯片进行控制；作为主控模块完成反馈 补偿功能； 3、GTP 收发模块，主要完成基带板和数字板数据的收发； 4、发射链路信号处理模块，主要完成发射链路 I/Q 信号的处理、补偿校准； 5、接收链路信号处理模块，主要完成接收模块 I/Q 信号的处理、补偿校准； 6、DDR2 存储器控制模块，主要完成对 DDR2 的访问控制； SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 12 - 1.2RF_FPGASX50T 芯片的内部功能模块结构图 GTP 收发模块 GTP RX Data FIR滤波 器组 I Q 数据源选 择 I Q 数字上变 频 I Q I Q ADC9779A 射频发射 链路 Switch 0 tx_dds_data31:0为相位step， 计算公式为相位step（Fout*232）/Fclk， 其中Fout为目标输出频率，Fclk是时钟频率； eg.在92.16M时钟频率下想要10M的DDS输出，则相 位step值为（10*232）/92.1616d4_6603_3777 16h1BC7_1C71； 图 5-12 内部 DDS 控制时序图 多路选通器根据 LBUS 控制模块的 data_source_select 信号，从多种数据源中选择输 出信号： 表 5-6 数据源选择逻辑表 data_source_select2:0数据源选择 3b000内部全 0 信号 3b001发射 FIR 滤波器组输出信号 3b010DDR2 存储信号 3b011发射 FIR 滤波器组输出信号 3b100内部 BRAM 1.28M 信号 3b101发射 BRAM 存储数据 3b110内部 DDS 产生数据 3b111内部全 1 信号 5.3.3数字上变频 ： 该二级模块使用一个 DDS 模块实现数字上变频的功能，该 DDS 称为 DUC DDS，控 制时序和内部 DDS 完全一致。 接口定义如下表所示： SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 64 - 表 5-7 数字上变频模块接口信号表 信号名称位宽类型说明 外部接口 clk1INPUT内部主时钟信号 rst1INPUT内部复位信号 内部接口 pinc_we1INPUT相位 step 写控制信号 nco_datain31:032INPUT相位 step 写数据 dini15:016INPUTI 路输入数据 dinq15:016INPUTQ 路输入数据 douti15;016OUTPUTI 路输出数据 doutq15:016OUTPUTQ 路输出数据 rdy1OUTPUT输出有效信号 设计流程图如下所示： dds_module clk data31:0 we rdy cosine15:0 clk_m_in nco_datain31:0 dds_wr_pulse rdy cosine15:0 sclr0 sine15:0sine15:0 mul16m16 clkclk_m_in a15:0 b15:0 p31:0 dini15:0 cosine15:0 ii_reg31:0 mul16m16 clkclk_m_in a15:0 b15:0 p31:0 dini15:0 sine15:0 iq_reg31:0 mul16m16 clk a15:0 b15:0 p31:0 dinq15:0 cosine15:0 qi_reg31:0 mul16m16 clk a15:0 b15:0 p31:0 dinq15:0 sine15:0 qq_reg31:0 clk_m_in clk_m_in douti_reg32:0 =ii_reg31:0 qq_reg31:0; doutq_reg32:0=qi_reg31:0 + iq_reg31:0; douti15:0 = douti_reg30:15;（有溢出保护） doutq15:0= doutq_reg30:15;（有溢出保护） 图 5-13 数字上变频实现示意图 5.3.4数字域增益调整 ： 数字域增益调整模块主要是调整数字域信号的大小，调整方式是把数字上变频的输出 信号和寄存器设置的系数相乘，寄存器设置的系数为 16Bits，数据格式为 1Bit 符号位 2Bits 整数13Bits 小数，相乘结果右移 13Bits。处理流程图如下所示： SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 65 - mul16m16 clkclk_m_in a15:0 b15:0 p31:0 duc_out_i15:0 freq_comp_datai15:0 freq_comp_mul_tempi31:0 freq_comp_ctl1:0: 2b00:freq_comp_datai = 16h2000; freq_comp_dataq= 16h2000; 2b01:freq_comp_datai = freq_comp_reg_datai; freq_comp_dataq= freq_comp_reg_dataq; 2b10:freq_comp_datai = 16h2000; freq_comp_dataq= 16h2000; 2b11:freq_comp_datai = freq_comp_flash_datai; freq_comp_dataq= freq_comp_flash_dataq; 增益为1 寄存器系数 增益为1 Flash内存储的系数，此功能未使用 mul16m16 clkclk_m_in a15:0 b15:0 p31:0 duc_out_q15:0 freq_comp_dataq15:0 freq_comp_mul_tempq31:0 freq_comp_out_i15:0 = freq_comp_mul_tempi30:15; （有溢出保护） freq_comp_out_q15:0= freq_comp_mul_tempq30:15; （有溢出保护） 图 5-14 数字域增益调整实现示意图 5.3.5发射功率补偿 ： 发射功率补偿模块主要补偿 RF 发射链路衰减器的固有误差。可以使用发射自动功率 设置时的反馈值，也可以使用寄存器设置的补偿值，补偿值为功率值，用 16Bits 数据表示： 4Bits 符号位5Bits 整数7Bits 小数，功率补偿值表示范围为+/-32db，表示精度为 1/128= 0.0078125db；发射功率补偿模块使用功率补偿值查 ROM 表折算成幅度补偿值后 和数字域增益调整模块的输出相乘，相乘结果右移 14Bits 后得到发射功率补偿模块的输出； 幅度补偿值恒为正数，由 2Bits 整数14Bits 小数构成，这样折算成功率补偿值范围就是 小于12db。所以发射功率补偿的有效功率补偿范围是+12db32db。 接口定义如下表所示： 表 5-8 发射功率补偿模块接口信号表 信号名称位宽类型说明 外部接口 clk1INPUT内部主时钟信号 rst1INPUT内部复位信号 内部接口 ctl1:02INPUTtxpower_comp_ctl1:0控制信号 reg_datai12:013INPUT寄存器功率补偿值 I reg_dataq12:013INPUT寄存器功率补偿值 Q msr_datai12:013INPUT反馈功率补偿值 I msr_dataq12:013INPUT反馈功率补偿值 Q dini 15:016INPUTI 路输入数据 SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 66 - diniq15:016INPUTQ 路输入数据 douti 15:016OUTPUTI 路输出数据 doutiq15:016OUTPUTQ 路输出数据 处理流程图如下所示： mul16m17 clkclk_m_in a15:0 b16:0 p31:0 dini15:0 txpower_comp_mag1_datai16:0 txpower_comp_mul_tempi32:0 ctl1:0: 2b00:txpower_comp_datai = 13h0; txpower_comp_dataq= 13h0; 2b01:txpower_comp_datai = reg_datai12:0; txpower_comp_dataq = reg_dataq12:0; 2b10:txpower_comp_datai = 13h0; txpower_comp_dataq = 13h0; 2b11:txpower_comp_datai = msr_datai12:0; txpower_comp_dataq = msr_dataq12:0; 增益为0db 寄存器功率补偿值 增益为0db 反馈功率补偿值 mul16m17 clkclk_m_in a15:0 b16:0 p31:0 txpower_comp_mul_tempq32:0 douti = txpower_comp_muli_rounding29:14 （使用rounding截位，有溢出保护） doutq = txpower_comp_mulq_rounding29:14 （使用rounding截位，有溢出保护） rom_dBtomag clka addra12:0 txpower_comp_datai12:0 douta15:0 txpower_comp_mag_datai15:0 rom_dBtomag clka addra12:0 txpower_comp_dataq12:0 douta15:0 txpower_comp_mag_dataq15:0 clk_m_in clk_m_in dinq15:0 txpower_comp_mag1_dataq16:0 txpower_comp_mag1_datai = 1b0,txpower_comp_mag_datai; txpower_comp_mag1_dataq = 1b0,txpower_comp_mag_dataq; 图 5-15 发射功率补偿实现示意图 5.3.6IQ 平衡补偿 ： IQ 平衡模块主要补偿 IQ 电路的幅度差异。IQ 链路的幅度失衡是由两个部件产生的： 1、I 链路 ADC 后的 LPF 和 Q 链路 ADC 后的 LPF 幅度相位响应难以做到完 全一致； 2、由于模拟乘法器（正交调制器）对 IQ 两路的增益和相移很难做到完全一致。 IQ 直流偏置的问题主要是由 I+和 I-之间的 offset，以及 Q+和 Q-之间的 offset 直流偏 置造成的。 调整的方法： 1、路输入 CW 波，路输入全 0 信号，记录检波器反馈数值。 2、Q 路输入 CW 波，I 路输入全 0 信号，记录检波器反馈数值。使用数字域增益调整 使检波器反馈数值等于第一步得到的数值，此时的数字域增益调整即为 Q 路信号 的 IQ 平衡补偿值（I 路信号不需要补偿）； 这个校正过程是在生产过程中完成的，实际正常工作时不需要做这个校准。补偿方式 是把功率检测模块传递过来的 IQ 平衡数据和原有的处理数据相乘，补偿值的构成为 1Bit 符号位2Bits 整数13Bits 小数，相乘结果右移 13Bits。处理流程图如下所示： SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 67 - iq_cali_ctl1:0: 2b00:iq_cali_datai = 16h2000; iq_cali_dataq= 16h2000; 2b01:iq_cali_datai = iq_cali_reg_datai15:0; iq_cali_dataq = iq_cali_reg_dataq15:0; 2b10:iq_cali_datai = 16h2000; iq_cali_dataq= 16h2000; 2b11:iq_cali_datai = iq_cali_flash_datai15:0; iq_cali_dataq = iq_cali_flash_dataq15:0; 增益为1 寄存器补偿值 增益为1 Flash内存储的补偿值 mul16m16 clkclk_m_in a15:0 b15:0 p31:0 txpower_comp_out_i15:0 iq_cali_datai15:0 iq_cali_mul_tempi31:0 mul16m16 clkclk_m_in a15:0 b15:0 p31:0 txpower_comp_out_q15:0 iq_cali_dataq15:0 iq_cali_mul_tempq31:0 iq_cali_out_i = iq_cali_mul_tempi28:13; （有溢出保护） iq_cali_out_q = iq_cali_mul_tempq28:13; （有溢出保护） 图 5-16 IQ 平衡 实现示意 图 5.3.7LO 直流补偿 ： LO 直流补偿模块主要完成本振泄漏的直流补偿，补偿方式是把 LBUS 控制模块传递 过来的 LO 直流补偿数据和原有的处理数据相加。处理流程图如下所示： lo_comp_ctl2:0: 3b000: lo_comp_add_tempi = iq_cali_out_i + 0; lo_comp_add_tempq= iq_cali_out_q + 0; 3b001: lo_comp_add_tempi = iq_cali_out_i + lo_comp_reg_datai; lo_comp_add_tempq= iq_cali_out_q + lo_comp_reg_dataq; 3b010: lo_comp_add_tempi = 0 + 0; lo_comp_add_tempq= 0 + 0; 3b011: lo_comp_add_tempi = 0 + lo_comp_reg_datai; lo_comp_add_tempq= 0 + lo_comp_reg_dataq; 3b100: lo_comp_add_tempi = iq_cali_out_i + 0; lo_comp_add_tempq= iq_cali_out_q + 0; 3b101: lo_comp_add_tempi = iq_cali_out_i + lo_comp_flash_datai; lo_comp_add_tempq= iq_cali_out_q + lo_comp_flash_dataq; 3b110: lo_comp_add_tempi = 0 + 0; lo_comp_add_tempq= 0 + 0; 3b111: lo_comp_add_tempi = 0 + lo_comp_flash_datai; lo_comp_add_tempq= 0 + lo_comp_flash_dataq; FIFO wr_clk ad9779_dataclk din15:0 dout15:0 lo_comp_out_i15:0 lo_comp_out_i = lo_comp_add_tempi15:0 （有溢出保护） lo_comp_out_q = lo_comp_add_tempq15:0 （有溢出保护） clk_m_in da_fifo_i_dout rd_clk FIFO wr_clk ad9779_dataclk din15:0 dout15:0 lo_comp_out_q15:0 clk_m_in da_fifo_q_dout rd_clk FIFO,用于跨越时钟域 REG REG ad9779_p1d ad9779_p2d REG，用于放置于IOB，便于信号完 整性分析 图 5-17 LO 直流补偿实现示意图 5.4重要资源使用情况说明 2X/3X FIR 抗混叠滤波器系数是 15 阶，IQ 两路加起来需要 4 个乘法器，4 个 BRAM； IQ 平衡模块、频率增益预补偿模块、功率补偿模块总共需要 6 个乘法器； 功率补偿模块需要四个 BRAM 做功率补偿对应表（ROM，8192x16Bits）； 和 AD9779A 接口每路需要一个 BRAM，IQ 两路需要 2 个 BRAM。 SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 68 - 6接收链路信号处理模块 6.1功能描述 该模块为一级模块，名称是 receiver，主要功能是完成上行数据的 DC OFFSET 校准、 模拟补偿滤波、接收功率补偿、数字下变频、接收 FIR 滤波器组、接收 BRAM 缓存、 192X 数据采样、DFT 功率计算等。 6.2接口说明 参阅RF_FPGASX50T 芯片概要设计相关章节。 6.3实现说明 接收链路信号处理模块实现如下图所示： 数字下变 频 I Q 接收功率 补偿 I 模拟补偿 滤波器 I ADS62C17 I 接收链路信号处理模块 GTP 收发模块 I Q FIR滤波 器组 DC OFFSET校 准 I 接收BRAM 缓存 QQ I Q IQ DFT功率 计算 I 192X采样 模块 Q I Q I LBUS模块 LBUS模块 Q=0 图 6-1 接收链路信号处理模块框图 接收链路信号处理模块分为 8 个二级模块，分别是： 1、DC OFFSET 校准； 2、模拟补偿滤波； 3、接收功率补偿； 4、数字下变频； 5、接收 FIR 滤波器组； 6、接收 BRAM 缓存； SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 69 - 7、192X 数据采样； 8、DFT 功率计算。 6.3.1DC OFFSET 校准 ： 该二级模块对 AD 输入信号和内部信号进行时钟域切换，根据 LBUS 模块寄存器值， 计算 DC OFFSET 偏差值，并校准。实现流程图如下所示： FIFO,用于跨越时钟域 REG REG REG，用于放置于IOB， 便于信号完整性分析 ad62c17_pad 0 ads62c17_data_i ads62c17_data_q FIFO wr_clk clk_m_in din15:0 dout15:0 ad_fifo_i_dout15:0 ad62c17_clkout rd_clk FIFO wr_clk clk_m_in din15:0 dout15:0 ad_fifo_q_dout15:0 ad62c17_clkout rd_clk cycle1 cycle2 cycle3 cycle4cycle5 rx_dcoff_ctl0 cycleNcycle0 13h00000000rx_dcoff_count0001 cycleN +1 00001FFF0000 cycleN +2 cycleN +3 dsp48_rx_dcoff_i_out rx_dcoff_cal_en 29h0000ad_fifo_i_dout累加8192次29h0000 dsp48_rx_dcoff_q_out29h0000ad_fifo_q_dout累加8192次29h0000 ad_dcoff_i_adjust dsp48_rx_dcoff_i_out2 3:13 ad_dcoff_q_adjust dsp48_rx_dcoff_q_out 23:13 当rx_dcoff_ctl1 = 0时，AD输入信号做DC OFFSET校准： ads62c17_datai_input ad_fifo_i_dout - ad_dcoff_i_adjust; ads62c17_dataq_input ad_fifo_q_dout - ad_dcoff_q_adjust; 当rx_dcoff_ctl1 = 0时，AD输入信号不做DC OFFSET校准： ads62c17_datai_input ad_fifo_i_dout; ads62c17_dataq_input ad_fifo_q_dout; rx_power_datai_input15:0 ads62c17_datai_input10,ads62c17_datai_input10:0,4h0; （符号位扩展1位，低4位补0，由11Bits的AD输入扩展为16Bits的二进制补码，并且有防溢出） rx_power_dataq_input15:0 ads62c17_dataq_input10,ads62c17_dataq_input10:0,4h0; （符号位扩展1位，低4位补0，由11Bits的AD输入扩展为16Bits的二进制补码，并且有防溢出） 图 6-2 DC OFFSET 校准实现示意图 6.3.2模拟补偿滤波 ： 该二级模块是为了补偿 AD 前端 RC 滤波器的频率特性，要求在 7M35M 的中频范 围内保持纹波波动小于 0.2db。该滤波器为一 64 阶对称系数的 FIR 滤波器，滤波器系数存 放于外部 Flash 存储器中，当 VCO 时钟频率改变时从 Flash 更新至相关寄存器。该模块实 SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 70 - 现流程如下图所示： D1 data_input D2 data_dly0 D3 data_dly1 D4 data_dly2 D29D30 data_dly28 D31 data_dly29 D32 data_dly30data_dly27 D64D63 data_dly62 D62 data_dly61 D61 data_dly60 D26D35 data_dly34 D34 data_dly33 D33 data_dly32data_dly59 data_dly31 data_dly63 data_sum0data_sum1data_sum2data_sum3data_sum28data_sum29data_sum30data_sum31 加法器加法器加法器加法器加法器加法器加法器加法器 乘法器 系数0系数1系数2系数3系数28系数29系数30系数31 乘法器乘法器乘法器乘法器乘法器乘法器乘法器 data_mult0data_mult1data_mult2data_mult3data_mult28data_mult29data_mult30data_mult31 mult0_sum0data_mult0data_mult31mult0_sum1data_mult1data_mult30mult0_sum15data_mult15data_mult16 mult1_sum0mult0_sum0mult0_sum15mult1_sum1mult0_sum1mult0_sum14mult1_sum7mult0_sum7mult0_sum8 mult2_sum0mult1_sum0mult1_sum7mult2_sum1mult1_sum1mult1_sum6mult2_sum3mult1_sum3mult1_sum4 mult3_sum0mult2_sum0mult2_sum3mult3_sum1mult2_sum1mult2_sum2 mult4_summult3_sum0mult3_sum1 rounding截位 filter_mult_sum_rounding 二选一 filter_data_inputfilter_data_output filter_en_dly3 图 6-3 模拟补偿滤波器实现示意图 6.3.3接收功率补偿 ： 该二级模块复用了发射功率补偿模块，在此就不再重复。 6.3.4数字下变频 ： 该二级模块功能和“数字上变频”基本一致，只是输出信号增加了一级 rounding 截位， 在此就不在重复。 6.3.5接收 FIR 滤波器组 ： 根据 LBUS 控制模块的 mode_2x3x_ctl 信号，对来自接收通路的 IQ 数据实现可变速 率的数据滤波，需要支持 2m 3n的内插处理（m=0,1,2,3,4,5,6,n=0，1，m 与 n 由上位 机控制）。 接口定义如下表所示： 表 6-1 接收 FIR 滤波器组接口信号表 信号名称位宽类型说明 外部接口 clk1INPUTVCO 时钟输入 内部接口 rst1INPUT软复位，由 Local Bus 生成 mode_sel4INPUT最低位代表示 n，高三位表示 m SP5203 RF_FPGASX50T 芯片详细设计芯片详细设计 北京星河亮点通信软件有限责任公司- 71 - dini1INPUTI 路输入数据 dinq1INPUTQ 路输入数据 douti1OUTPUTI 路输出数据 doutq1OUTPUTQ 路输出数据 deci3state_out2INPUT底层 3x 模块提供控制信号 dout192x_i16OUTPUT192 抽后的 I 路数据 dout192x_q16OUTPUT192 抽后的 Q 路数据 设计流程图如下所示： 2x模 块 2x模 块 2x模 块 2x模 块 2x模 块 2x模 块 3x模 块 din dout192 译码逻辑 mode_sel3:1 3x模 块 MUX 7选1多路 选择器 dout mode_sel0 dout1 dout2 dout3 dout4 dout5dout6 图 6-4 接收链路滤波器组框图 根据 mode_sel 信号产生相应的的控制信号，控制 7 选 1 多路选择器。ctl1ctl7 为 0 表示选择上路。为 1 表示选择下路。 表 6-2 接收 mode_sel 译码逻辑表 Mode_