课件：微型计算机存储器接口技术.ppt

第五章 微型计算机存储器接口技术,5.1 存储器概述,存储器是微型计算机系统中用来存放程序和数据的基本单元或设备。,一、存储器的分类,按存储介质分：半导体存储器、磁介质存储器和光存储器。 按存储器与cpu的耦合程度分：内存和外存,1.半导体存储器的分类 a. 双极型存储器; b. MOS型存储器 2.按存取方式分类 （1）随机存取存储器RAM a. 静态RAM b. 动态RAM,(一) 半导体存储器的分类及特点,（2）只读存储器ROM,a. 掩模式ROM； b. 熔炼式可编程的PROM， c. 可用紫外线擦除、可编程的EPROM; d. 可用电擦除、可编程的E2PROM等。 e. 闪速存储器（Flash Memory）：简称闪存,闪存：Flash Memory,特点：非易失性存储器， 可在系统电可擦除和可重复编程,闪速存储器的技术分类：全球闪速存储器的主要供应商有AMD、ATMEL、Fujistu、Hitachi、Hyundai、Intel、Micron、Mitsubishi、Samsung、SST、SHARP、TOSHIBA，由于各自技术架构的不同，分为几大阵营。,NOR技术,NAND,AND技术,由EEPROM派生的闪速存储器,3.按在微机系统中位置分类,1.存储容量 存储容量是指存储器所能存储二进制数码的数量， 存储容量=存储字数(存储单元数) 存储字长(每单元的比特数) 例如，某存储芯片的容量为10244，即该芯片有1024个存储单元，每个单元4位代码。 2.存取速度 存取时间是指从启动一次存储器操作到完成该操作所经历的时间，也称为访问时间。 存取速度也可用存取周期或数据传输速率来描述.,二、存储器的主要性能指标 衡量半导体存储器性能的主要指标有存储容量、存取速度、功耗和可靠性。,3.功耗和体积 功耗通常是指每个存储元消耗功率的大小，单位为微瓦/位（W/位）或者毫瓦/位（mW/位） 体积和功耗越小越好. 4.可靠性 可靠性一般是指对电磁场及温度变化等的抗干扰能力，一般平均无故障时间为数千小时以上。,三、内存的基本组成, 地址译码器： 接收来自CPU的n位地址，经译码后产生2n个地址选择信号，实现对片内存储单元的选址。 控制逻辑电路： 接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。 数据缓冲器： 寄存来自CPU的写入数据或从存储体内读出的数据。, 存储体： 是存储芯片的主体，由基本存储元按照一定的排列规律构成。,一、静态RAM,RAM 通常用来存储当前运行的程序和在程序运行过程中需要改动的数据。相对于DRAM, SRAM具有速度快，接口简单、读写操作简便等特点，但其存储容量小，价格也偏高，故通常在多级存储系统中被用于构成cache存储器。,5.2 随机存储器,常用的SRAM芯片有: Intel公司生产的2114、2128、6116、6264、62256等。 如HY6116，HM62256，HM628128,等等 容量:1K4, 1K8, 2K8, K8,512K8 现以2114芯片为例对SRAM的芯片特性和接口方法进行介绍。,1.芯片特性 Intel 2114是一种存储容量为1K4位，存取时间最大为450ns的SRAM芯片。如下图：,GND,2. 内部结构,片选及读写控制电路：用于实现对芯片的选择及读写控制,存储矩阵：Intel 2114内部共有4096个存储电路，排成6464的短阵形式,地址译码器：输入为10根线，采用两级译码方式，其中6根用于行译码，4根用于列译码；,I/O控制电路：分为输入数据控制电路和列IO电路，用于对信息的输入输出进行缓 冲和控制；,二、DRAM 1.芯片特性 Intel 2164是一种存储容量为64K1位、最大存取时间为200ns、刷新时间间隔为2ms的DRAM芯片。,2. Intel 2164的内部结构,2.接口方法 DRAM控制器一般由如下部分组成： 地址多路开关： 由于要向DRAM芯片分时送出行地址和列地址，所以必须具有多路开关，把来自CPU的地址变成行地址和列地址分两次送出。 刷新定时器： 用来定时提供刷新请求。 刷新地址计数器： 提供刷新的地址，每刷新一行，计数器自动加1，全部行刷新一遍后自动归零，重复刷新过程。, 仲裁电路： 当来自CPU的访问存储器请求和来自刷新定时器的刷新请求同时产生时，对二者的优先权进行裁定。 时序发生器： 提供行地址选通信号RAS、列地址选通信号CAS和写允许信号WE，以满足对存储器进行访问及对芯片进行刷新的要求。,DRAM控制的逻辑框图,三、存储器扩展技术,对于存储体中存储单元的排列方式，通常分为字结构方式和位结构方式两种。,字结构方式：指芯片上所有的存储元排列成不同的存储单元，每个单元一个字，每个字的各位在同一芯片内。如：1K*8,位结构方式：指芯片上所有的存储元排列成不同的存储单元，每个单元一位，即所有存储元排列成不同字的同一位。如：8K*1,例1 用1K4的2114芯片构成lKB的存储器系统,分析： 由于每个芯片的容量为1K，故满足存储器系统的容量要求。但由于每个芯片只能提供4位数据，故需用2片这样的芯片，它们分别提供4位数据至系统的数据总线，以满足存储器系统的字长要求。,当存储器工作时，系统根据高位地址的译码同时选中两个芯片，而地址码的低位也同时到达每一个芯片，从而选中它们的同一个单元。在读/写信号的作用下，两个芯片的数据同时读出，送上系统数据总线，产生一个字节的输出，或者同时将来自数据总线上的字节数据写入存储器。,目前广泛使用的典型EPROM芯片有Intel公司生产的2716、2732、2764、27128、27256、27512等; 其容量分别为2K8位至64K8,512K8 位; 封装形式:前两种为24脚双列可直插式封装，后几种为28脚双列直插式封装。,5.3 只读存储器,一、可擦除可编程的ROM,Intel 2716芯片引脚排列图,1.芯片特性 Intel 2716: 容量为16K（2K8位); 存取时间: 约450ns; 单一的+5V电源。,各引脚的功能如下： Al0A0：地址信号输入引脚，可寻址芯片的2K个存储单元； O7O0： 双向数据信号输入输出引脚； CE：片选信号输入引脚，低电平有效，只有当该引脚转入低电平时，才能对相应的芯片进行操作； OE ：数据输出允许控制信号引脚，输入，低电平有效，用以允许数据输出； Vcc：+5v电源，用于在线的读操作； VPP：+25v电源，用于在专用装置上进行写操作； GND：地。,2. 内部结构,存储阵列：Intel2716存储器芯片的存储阵列由2K8个带有浮动栅的MOS管构成，共可保存2K8位二进制信息； X译码器：又称为行译码器，可对7位行地址进行译码； Y译码器：又称为列译码器，可对4位列地址进行译码； 输出允许、片选和编程逻辑：实现片选及控制信息的读/写； 数据输出缓冲器：实现对输出数据的缓冲。,为什么只需要11根地址线进行片内地址译码？,3.接口方法 Intel2716芯片与8位CPU的连接方法如下： 低位地址线、数据线直接相连； 工作电源VCC直接与+5V电源相连，编程电源通常由开关控制； CE-和OE-信号分别由CPU高位地址总线和控制总线译码后产生，通常采用图5.12所示的3种方法。,Intel 2716芯片与CPU的连接方法,（b）,RD,4.接口举例 （1）要求 用2716 EPROM芯片为某8位微处理器设计一个16KB的ROM存储器。已知该微处理器地址线为A0A15，数据线为D0D7， “允许访存”控制信号为M，读出控制信号为RD。画出EPROM与CPU的连接框图。,（2）分析,由于每个芯片的字长为8位，故满足存储器系统的字长要求。但由于每个芯片只能提供2K个存储单元，故需用8片这样的芯片，以满足存储器系统的容量要求。,(3) 设计要点,先将每个芯片的11位地址线按引脚名称一一并联，然后按次序逐根接至系统地址总线的低11位。 将每个芯片的8位数据线依次接至系统数据总线的D0-D7。 8个芯片的OE端并在一起后接至系统控制总线的存储器读信号 它们的片选引脚分别接至地址译码器的不同输出，地址译码器的输入则由系统地址总线的高位来承担。,+5V,图5.13 EPROM与CPU连接框图,当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片，低位地址码则同时到达每一个芯片，选中它们的相应单元。在读信号的作用下，选中芯片的数据被读出，送上系统数据总线，产生一个字节的输出。,EEPROM的读写操作与SRAM, EPROM基本相同，不过变成写入的时间较长，写入一个字节需1-5ms。在大量的内容需要修改时，花费时间较多。 因EEPROM是非易失存储器，而且可以在线擦除和写入，因而非常适合在嵌入式系统中用于一些偶尔需要修改的少量的参数。,二、电可擦除可编程的ROM,三、 闪速存储器,1、闪存的组织结构,闪存有两种组织结构：按页面组织和按区块组织。,按页面组织：按页面组织的闪存，其内部有一页缓存。闪存的存储体按页面组织，页缓存的大小与存储体的页大小一致，速度快。 按区块组织：按区块组织的闪存，提供字节、区块和芯片擦除能力，编程较灵活。,在微机系统中，CPU对存储器进行读写操作，首先要由地址总线给出地址信号，选择要进行读/写操作的存储单元，然后通过控制总线发出相应的读/写控制信号，最后才能在数据总线上进行数据交换。所以，存储器芯片与CPU之间的连接，实质上就是其与系统总线的连接，包括： 地址线的连接； 数据线的连接； 控制线的连接； 在连接中要考虑的问题有以下几个方面：,5.4 存储器与CPU的连接,一、存储器接口应考虑的几个问题 1. 存储器与CPU之间的时序配合,CPU在取址和存储器读或写操作时，是有固定时序的，用户要根据这些来确定对存储器存取速度的要求，或在存储器已经确定的情况下，考虑是否需要Tw周期，以及如何实现。,2. CPU总线负载能力;,在设计CPU芯片时，一般考虑其输出线的直流负载能力，为带一个TTL负载。 现在的存储器一般都为MOS电路，直流负载很小，主要的负载是电容负载. 故在小型系统中，CPU是可以直接与存储器相连的，而较大的系统中，若CPU的负载能力不能满足要求，可以（就要考虑CPU能否带得动，需要时就要加上缓冲器，）由缓冲器的输出再带负载。,3. 存储芯片的选用：包括存储器容量及存储器空间的安排,内存通常分为RAM和ROM两大部分，而RAM又分为系统区(即机器的监控程序或操作系统占用的区域)和用户区，用户区又要分成数据区和程序区，ROM的分配也类似，所以内存的地址分配是一个重要的问题。另外，目前生产的存储器芯片，单片的容量仍然是有限的，通常总是要由许多片才能组成一个存储器，这里就有一个如何产生片选信号的问题。,芯片类型的选用 芯片型号的选用,4 数据总线宽度,数据总线宽度也是存储器结构的决定因素。 如：对8位数据总线的系统，其存储空间是一个存储体，每个存储单元存放1个字节，存储芯片内存储器地址是连续的； 对16位数据总线的系统，存储空间被分为两个存储体，偶存储体占用偶存储空间，奇存储体占用奇存储空间，而每个存储体地址空间是不连续的。,二、存储器地址译码方法,1.片选控制的译码方法 常用的片选控制译码方法有线选法、全译码法、部分译码法和混合译码法等。,存储器的地址译码是任何存储系统设计的核心，目的是保证CPU能对所有存储单元实现正确寻址。,存储器的地址译码被分为片选控制译码和片内地址译码两部分。,（1）线选法 当存储器容量不大，所使用的存储芯片数量不多，而CPU寻址空间远远大于存储器容量时，可用高位地址线直接作为存储芯片的片选信号，每一根地址线选通一块芯片，这种方法称为线选法。,优点：连线简单，片选控制无需专门的译码电路。,缺点：（1）当存在空闲地址线时，由于空闲地址线可随意取值1或0，故将导致地址重叠。 （2）整个存储器地址分布不连续，使可寻址范围减小。,（2）全译码法 将低位地址总线直接与各芯片的地址线相连，高位地址总线全部经译码后作为各芯片的片选信号。,图5.5 全译码法结构示意图,.,全译码法可以提供对全存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的空闲下来，以便需要时扩充.,优点：存储器的地址是连续的且唯一确定的，即无地址间 断和地址重叠。,（3）部分译码法 将高位地址线中的一部分进行译码，产生片选信号。常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。,(4) 混合译码法,将线选法与部分译码法相结合的一种方法。该法将用于片选控制的高位地址分为两组，其中一组的地址采用部分译码法，经译码后的每一个输出作为一块芯片的片选信号；另一组地址则采用线选法，每一位地址线作为一块芯片的片选信号。,缺点：与线选法相同，存在地址重叠和地址不连续的问题。,2、地址译码电路的设计 存储器地址译码电路的设计一般遵循如下步骤： 根据系统中实际存储器容量，确定存储器在整个寻址空间中的位置； 根据所选用存储芯片的容量，画出地址分配图或列出地址分配表； 根据地址分配图或分配表确定译码方法并画出相应的地址位图； 选用合适器件，画出译码电路图。,例1： 某微机系统地址总线为16位，实际存储器容量为16KB，ROM区和RAM区各占8KB。其中,ROM采用2KB的EPROM,RAM采用1KB的RAM,试设计译码电路. 设计的一般步骤: 该系统的寻址空间最大为64KB，假定实际存储器占用最低16KB的存储空间，即地址为0000H3FFFH。其中0000H1FFFH为EPROM区，2000H3FFFH为RAM区。, 根据所采用的存储芯片容量，可画出地址分配图；确定地址分配表, 确定译码方法并画出相应的地址位图。,EPROM（需要4片）: 容量2K，需要11根地址线； RAM （需要8片） : 容量1K， 只需10根地址线。,对于这类译码问题的解决方法： 用各自的译码电路分别产生各自的片选信号； 分两次译码，即先按容量大的进行一次译码，将一部分输出作为大容量芯片的片选信号，另外一部分输出则与其他相关地址一起进行二次译码，产生小容量芯片的片选信号。,(1),图5.10 片选控制译码电路图, 根据地址位图，可考虑用3-8译码器完成一次译码，用适当逻辑门完成二次译码,5.5 高速缓冲存储器,一、 问题的提出 微机系统中的内部存储器通常采用动态RAM构成，具有价格低，容量大的特点，但由于动态RAM采用MOS管电容的充放电原理来表示与存储信息，其存取速度相对于CPU的信息处理速度来说较低。这就导致了两者速度的不匹配，也就是说，慢速的存储器限制了高速CPU的性能，影响了微机系统的运行速度，并限制了计算机性能的进一步发挥和提高。高速缓冲存储器就是在这种情况下产生的。,二、 Cache-主存存储结构及其实现 为了解决存储器系统的容量、存取速度及单位成本之间的矛盾，可以采用Cache-主存存储结构，即在主存和CPU之间设置高速缓冲存储器Cache，把正在执行的指令代码单元附近的一部分指令代码或数据从主存装入Cache中，供CPU在一段时间内使用。,优点： 1.Cache的读写速度几乎能够与CPU进行匹配，所以微机系统的存取速度可以大大提高； 2.Cache的容量相对主存来说并不是太大，所以整个存储器系统的成本并没有上升很多。,高速缓冲存储器用于存入要访问的内容，即当前访问最多程序代码和数据； 地址索引机构中存放着与高速缓冲存储器内容相关的高位地址，当访问高速缓冲存储器命中时，用来和地址总线上的低位地址一起形成访问缓冲存储器地址； 而置换控制器则按照一定的置换算法控制高速缓冲存储器中内容的更新。,四、 Cache-主存存储结构的命中率 命中率指CPU所要访问的信息在Cache中的比率，相应地将所要访问的信息不在Cache中的比率称为失效率。 Cache的命中率除了与Cache的容量有关外，还与地址映象的方式、替换策略、页的大小等因素有关。 目前，Cache存储器容量主要有256KB和512KB等。这些大容量的Cache存储器，使CPU访问Cache的命中率高达90至99，大大提高了CPU访问数据的速度，提高了系统的性能。,五、 两级Cache-主存存储结构 CPU内部的Cache与主机板上的Cache就形成两级Cache结构。CPU工作时，首先在第一级Cache(微处理器内的Cache)中查找数据，如果找不到，则在第二级Cache(主机板上的Cache)中查找，若数据在第二级Cache中，Cache控制器在传输据的同时，修改第一级Cache；如果数据既不在第一级Cache也不在第二级Cache中，Cache控制器则从主存中获取数据，同时将数据提供给CPU并修改两级Cache。两级Cache结构，提高了命中率，加快了处理速度，使CPU对Cache的操作命中率高达98以上。,六、 Cache的基本操作 1读操作 当CPU发出读操作命令时，要根据它产生的主存地址分两种情形： 一种是需要的数据已在Cache存储器中，那么只需直接访问Cache存储器，从对应单元中读取信息到数据总线； 另一种是所需要的数据尚未装入Cache存储器，CPU在从主存读取信息的同时，由Cache替换部件把该地址所在的那块存储内容从主存拷贝到Cache中。,2写操作 当CPU发出写操作命令时，也要根据它产生的主存地址分两种情形： 其一，命中时，不但要把新的内容写入Cache存储器中，必须同时写入主存，使主存和Cache内容同时修改，保证主存和副本内容一致，这种方法称写直达法或称通过式写(Write-through，简称通写法); 另一种方法是，先不更新主存，而是在Cache中做以标记，当该页被淘汰时，再把该页写回主存。 其二，未命中时，许多微机系统只向主存写入信息，而不必同时把这个地址单元所在的主存中的整块内容调入Cache存储器。,七、地址映象方式 主存与Cache之间的信息交换，是以数据块的形式来进行的，为了把信息从主存调入Cache，必须应用某种函数把主存块映象到Cache块，称作地址映象。,地址映射只需对页地址进行映射。根据不同的地址对应方法，地址映象的方式通常有直接映象、全相联映象和组相联映象三种。,1直接映象 每个主存块映象到Cache中的一个指定块的方式称为直接映象,地址映象的方法： 将主存的空间按Cache的大小进行分区，每区内相同的块号映象到Cache中相同的块的位置。,直接映像示意图,优点：实现简单 缺点：不够灵活，尤其是当程序往返访问两个相互冲突的块中的数据时，Cache的命中率将急剧下降。,2全相联映象 允许主存中的每一个字块映象到Cache存储器的任何一个字块位置上，也允许从确实已被占满的Ca