PLD硬件特性与编程技术.ppt

EDA技术与VHDL,第2章 PLD硬件特性与编程技术,KX康芯科技,2.1 PLD 概述,图2-1 基本PLD器件的原理结构图,2.1.1 PLD的发展历程,熔丝编程的PROM和PLA器件,AMD公司推出PAL器件,GAL器件,FPGA器件 EPLD器件,CPLD器件,内嵌复杂功能模块的SoPC,20世纪70年代,20世纪70年代末,20世纪80年代初,20世纪80年代中期,20世纪80年代末,进入20世纪90年代后,2.1 PLD 概述,2.1.2 PLD的分类,图2-2 按集成度(PLD)分类,2.1 PLD 概述,2.1.2 PLD的分类,2.1 PLD 概述,从编程工艺上划分:,2.2 低密度PLD可编程原理,2.2.1 电路符号表示,图2-3 常用逻辑门符号与现有国标符号的对照,2.2.1 电路符号表示,图2-4 PLD的互补缓冲器 图2-5 PLD的互补输入 图2-6 PLD中与阵列表示,图2-7 PLD中或阵列的表示 图2-8 阵列线连接表示,2.2.2 PROM,图2-9 PROM基本结构,2.2 低密度PLD可编程原理,2.2.2 PROM,PROM中的地址译码器是完成PROM存储阵列的行的选择，其逻辑函数是：,2.2 低密度PLD可编程原理,2.2.2 PROM,2.2 低密度PLD可编程原理,2.2.2 PROM,图2-10 PROM的逻辑阵列结构,2.2 低密度PLD可编程原理,2.2.2 PROM,图2-11 PROM表达的PLD阵列图,2.2 低密度PLD可编程原理,2.2.2 PROM,图2-12 用PROM完成半加器逻辑阵列,2.2 低密度PLD可编程原理,2.2.3 PLA,图2-13 PLA逻辑阵列示意图,2.2 低密度PLD可编程原理,2.2.3 PLA,图2-14 PLA与 PROM的比较,2.2 低密度PLD可编程原理,2.2.4 PAL,图2-15 PAL结构 图2-16 PAL的常用表示,2.2 低密度PLD可编程原理,图2-17 一种PAL16V8的部分结构图,2.2.5 GAL,2.2 低密度PLD可编程原理,GAL即通用阵列逻辑器件，首次在PLD上采用了EEPROM工艺，使得GAL具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。GAL在“与-或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构，但对PAL的输出I/O结构进行了较大的改进，在GAL的输出部分增加了输出逻辑宏单元OLMC(Output Macro Cell)。,2.3 CPLD的结构与可编程原理,图2-18 MAX7000系列的单个宏单元结构,图2-19 MAX7128S的结构,1逻辑阵列块(LAB),2.3 CPLD的结构与可编程原理,2宏单元,全局时钟信号,全局时钟信号由高电平有效的时钟信号使能,用乘积项实现一个阵列时钟,2.3 CPLD的结构与可编程原理,3扩展乘积项,图2-20 共享扩展乘积项结构,2.3 CPLD的结构与可编程原理,3扩展乘积项,图2-22 并联扩展项馈送方式,共享扩展项,并联扩展项,4可编程连线阵列(PIA),图2-22 PIA信号布线到LAB的方式,2.3 CPLD的结构与可编程原理,5I/O控制块,图2-23 EPM7128S器件的I/O控制块,2.4.1 查找表逻辑结构,图2-24 FPGA查找表单元,2.4 FPGA的结构与工作原理,2.4.1 查找表逻辑结构,图2-25 FPGA查找表单元内部结构,2.4.2 Cyclone系列器件的结构与原理,图2-26 Cyclone LE结构图,2.4.2 Cyclone系列器件的结构与原理,图2-27 Cyclone LE普通模式,2.4.2 Cyclone系列器件的结构与原理,图2-28 Cyclone LE动态算术模式,2.4.2 Cyclone系列器件的结构与原理,图2-29 Cyclone LAB结构,2.4.2 Cyclone系列器件的结构与原理,图2-30 LAB阵列,2.4.2 Cyclone系列器件的结构与原理,图2-31LAB控制信号生成的逻辑图,2.4.2 Cyclone系列器件的结构与原理,图2-32 快速进位选择链,图2-33 LUT链和寄存器链的使用,2.4.2 Cyclone系列器件的结构与原理,2.4 FPGA的结构与工作原理,图2-34 LVDS连接,2.4.2 Cyclone系列器件的结构与原理,2.4 FPGA的结构与工作原理,2.5 硬件测试技术,2.5.1 内部逻辑测试,在ASIC设计中的扫描寄存器，是可测性设计的一种，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。,2.5.2 JTAG边界扫描测试,表2-1 边界扫描IO引脚功能,2.5 硬件测试技术,2.6 FPGA/CPLD产品概述,2.6.1 Lattice公司CPLD器件系列,2.6.2 Xilinx公司的FPGA和CPLD器件系列,1. Virtex-4系列FPGA,2. Spartan& Spartan-3 & Spartan 3E器件系,3. XC9500 & XC9500XL系列CPLD,4. Xilinx FPGA配置器件SPROM,2.6 FPGA/CPLD产品概述,2.6.3 Altera公司FPGA和CPLD器件系列,1. Stratix II 系列FPGA,2. ACEX系列FPGA,3. MAX系列CPLD,4. Cyclone系列FPGA低成本FPGA,5. Cyclone II系列FPGA,6. MAX II系列器件,7. Altera宏功能块及IP核,2.6 FPGA/CPLD产品概述,2.6.4 Actel公司的FPGA器件,2.6.5 Altera公司的FPGA配置方式与配置器件,2.7 编程与配置,表2-2 各引脚信号名称,基于电可擦除存储单元的EEPROM或Flash技术。,基于SRAM查找表的编程单元。,基于反熔丝编程单元。,2.7 编程与配置,2.7.1 JTAG方式的在系统编程,图2-35 CPLD编程下载连接图,2.7 编程与配置,2.7.2 使用PC并行口配置FPGA,Altera的FPGA有如下几种常用编程配置方式： 1配置器件模式，如用EPC器件进行配置。 2PS(Passive Serial被动串行)模式。 3JTAG模式，用于配置SRAM的SOF文件，或JTAG间接对配置器件编程模式。 4AS（Active Serial），这个模式是针对EPCS系列配置器件而 。,2.7 编程与配置,2.7.3 FPGA配置器件,图2