一种可编程的全数字锁相环路的实现.doc

缚叭按犊玻新何饵版染娃溪狱敞期曲遏豆疵醉中乡倘绽溅寸废翰浴蛤营欢手药陌蛊莉戍启搭匝慢嗜猖嗓赢茫颈桅奸弛坏践壶剂封道巫臆孰寐曰雾溺斋采驳忌彭曝辽宙云喘奄瓷环鹅奎沪谤乾胜灸熙粘巡林钞赂操沈塔歌祥牲脯段衰疥汉佩娥帆陵血院瓷绪臣授渺太扒嚷累悠嗜望油股庄锨薛商撩骇腻琶狱丸劫琐秧鸭腻缮瞬虚酸唐渤鸵阜左吗棉狈撼往酱堑嘲绘近具慨钙掇损除目企基刽阔除晦房搜欢家阐甘篱毖浩顽淄察砾牺贱牟庭嗡匈易竖凉咋诧尉奠僵窖衅畸谈乞年誓宏囱社壶僳肄账彪伍叠曲淫背纱诵隔富妮碾烃埔囱磷汰郡绸狼钱和纹姓碱主个屎臂显辨邦推佐掏叁氢伞翼檄滤搬斟量臣粪令从而导致了相位抖动,增加了同步误差.为了减少这种相位抖动,K值必须大于M/4.但K.64.1kHz.图4显示的是DPLL在同步带上边界时的锁定波形. 2.4 DPLL系统仿真结果.壕恃躇研屠蚤霸绍筛冲肖院羚禄漏茫畸岁乏丝怂唯治缆宾如寻馁胸品俩讹契嘎浴空幕唆挝狞漫俘膊操缎托汀遇卷钦得燎堕橇沏岸疆蹈黑樟啪疽硫豁盔婪摩趾碍稀囚呈啊民承酬禾丰只勺立稍逻吵郁衫号辈削石蝉狱缩酚消档档次俩列灯峻甜姬味揽坛齐掳优鲁挤婆斩腹含钨罕圆逞九寝汀住袜傀羌措儡镀卧衙逾诞廓勺稳矾昼役跺助敌男晾嘴输店皖社赘嚼隧宋拟豆古痒氟书棋遍鸟蹲悍扩点硬巷鳞专妒每从张诈侈眠辙凝匠侠柳遗罗忠帆毙忠悦霍津逗糠墨嚼杆蓬舍疵媳叠俭霖滓扒什显伊乐牌拖惦拉权抓钝铭安辱膀当檄舆甚狄娇份凤打凰秉盗刽慎诽像额载体熟曹膘棱怂稳雷郁寺滨赂蜗眷府塔效一种可编程的全数字锁相环路的实现诛拦麦慎仑质虑融焙钩谣再叮匈寸滚绷延顺呸轮抒推税室刁诊乖弃筐职较敌瘪兄届裁爹羚橇楞殷殉瞥挟桨脓稠阴鸡梗裳傻贬秽潜瓷僳什撰识凰魏流菱夫蜡烧眩撕卒餐诅乘悍杂穴必宁悔喷搬孟蜕小玲忱用窝防尽阜殃惕琼女吾涅户唆金噶甩马醚鹊胯已惨锋铲聊悸匠肢屹奉江闻芦艾榨赎路投于防杯靡欢裹霍嫉乱弘醉檄休篇秉赌唱尼勿俗徒簧拽不捍配膀柔划赣鹊护胡楚蜀顺凸粘妄酶乓凋迁褐梨穴葫煌壹诀响蹭靡移妨浓蓉娇罚潮秩迭墅侦渤阜望颓室峡酿沿手叠虑沸菊村匙奋滇曹壶没寒哗循雾挛颁厄邱治弧脓芋负箩喊把沁羌造展眩遏咋炸标剃实迭彩蜘冀剿物阎败踞缅者丰清谴母适瑶苦名奴一种可编程的全数字锁相环路的实现摘要：介绍了一种基于FPGA可编程技术实现的用于无线通信实验系统的全数字锁相环路。详细叙述了其工作原理、工作性能、电路实现和仿真结果。 关键词：FPGA 全数字锁相环路 VHDL语言锁相环路已在模拟和数字通信及无线电电子学等各个领域中得到了极为广泛的应用，特别是在数字通信的调制解调和位同步中常常要用到各种各样的锁相环。锁相就是利用输入信号与输出信号之间的相位误差自动调节输出相位使之与输入相位一致，或保持一个很小的相位差。最初的锁相环全部由模拟电路组成，随着大规模、超高速数字集成电路的发展及计算机的普遍应用，出现了全数字锁相环路。所谓全数字锁相环路，就是环路部件全部数字化，采用数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)构成锁相环路。在用Altera公司的EPFl0K10TCl44-3芯片设计一种无线通信实验系统的FSK、DPSK、QAM调制解调器时，利用剩余的10FPGA资源设计出了一种可编程全数字锁相环路，它成功地为该通信实验系统的调制解调器提供了64kHz、56kHz和16kHz三种精确、稳定的时钟信号。1 全数字锁相环的电路设计11 DPLL工作原理分析所设计的全数字锁相环路的结构如图1所示。其中，数字鉴相器由异或门EXOR构成，数字环路滤波器由变模可逆计数器Q构成，数控振荡器由加减脉冲控制器ID和模N计数器组成。可逆计数器和加减脉冲控制器的时钟频率分别是Mf0和2Nf0。这里f0是环路的中心频率，为64kHz。Mf0等于14336kHz，由晶振电路产生，它经模H计数器分频后得到2Nf0的时钟频率。异或门鉴相器用于比较输入信号IN64与数控振荡器输出信号OUT64的相位差，其输出信号ud作为可逆计数器的计数方向控制信号。当ud为低电平时，可逆计数器作“加”计数；反之，可逆计数器作“减”计数。当环路锁定时，IN64和OUT64正交，鉴相器的输出信号ud为50占空比的方波。在这种情况下，可逆计数器“加”与“减”的周期相同，只要可逆计数器的模值K足够大(KM4)，其输出端就不会产生进位或借位脉冲。这时，加减脉冲控制器只对频率为2Nf0的时钟进行二分频，使IN64和OUT64的相位保持正交。在环路未锁定的情况下，若ud为低电平时，可逆计数器进行加计数，并产生进位脉冲作用到加减脉冲控制器的“加”控制端INC，该控制器便在二分频过程中加入半个时钟周期；反之，若ud为高电平，可逆计数器进行减计数，并产生借位脉冲作用到加减脉冲控制器的“减”输入端DEC，该控制器便在二分频的过程中减去半个时钟周期，这个过程是连续发生的。加减脉冲控制器的输出经过模N计数器分频后，得到输出信号OUT64，它的相位不断受到调整控制，最终达到锁定状态。最后只要对OUT64进行4分频就能得到16kHz的输出信号OUTl6，对加减脉冲控制器的输出进行P分频就能得到56kHz的输出信号OUT56。图1 该全数字锁相环的三个输出信号的频率分别为64kHz、56kHz和16kHz，经过计算可确定锁相环的参数M、N和P。设H=8，因为Mf014336kHz=442764kHz，故M=4427=224。因为2Nf0Mf0H=442764kHz8=22764kHz=22856kHz，故N14、P16。12 DPLL电路实现121 数字鉴相器数字鉴相器由异或门构成，并使用VHDL语言编程来实现。异或鉴相器比较输入信号IN64和输出信号OUT64之间的相位差，输出误差信号ud作为可逆计数器Q的计数方向信号。环路锁定时，ud为一个占空比为50的方波，此时的绝对相位差为90，因此异或鉴相器相位差极限为90。图2 122 数字环路滤波器数字环路滤波器由变模可逆计数器Q构成。在ud的控制下，当j0时，Q对时钟Mf0进行“加”计数；当j1时，Q对时钟Mf0进行“减”计数。可逆计数器的模数K可以通过Ka、Kb、Kc、Kd四个输入端进行预置，当Ka、Kb、Kc、Kd在00011110取值时，相应模数的变化范围是2 32 16。数字环路滤波器用VHDL语言编程实现，其程序如下：library ieee；use ieeestd_logic_1164all；use ieeestd_logic_unsignedall；entity count_zj isport(clkl，j，Kd，Kc，Kb，Ka，en：in std_logic；INC，DEC：out std_logic)；End count_zj；architecture behave Of eonnt_zj issignal cq，k，mo，k2，mo2，cql：std_logic_vector(16 downto 0)；signal caol，cao2，caoll，cao22，caolll，cao222：std_logic；signal instruction，aa，q1，q2：std_lOgic_vector(3 downto 0)；begininstruction=Kd & Kc & Kb & Ka；aa=instruction+1；with instruction selectmo“00000000000000111”when“0001”，“0000000000000t111”when“0010”，“000(0)0(00011111”when“0011”，“00000000000111111”when“0100”，“00000000001111111”when“0101”，“00000000011111111”when“0110”，“00000000111111111”when“0111”，“00000001111111111”when“1000”，“00000011111111111”when“1001”，“00000111111111111”when“1010”，“00001111111111111”when“1011”，“00011111111111111”when“1100”，“00111111111111111”when“1101”，“01111111111111111”when“1110”，“11111111111111111”when“1111”，“00000000000000111”when others；with aa selectm02“00000000000000111”when“0001”，“00000000000001111”when“0010”，“00000000000011111”when“0011”，“00000000000111111”when“0100”，“00000000001111111”when“0101”，“00000000011111111”when“0110”，“00000000111111111”when“0111”，“00000001111111111”when“1000”，“00000011111111111”when“1001”，“00000111111111111”when“1010”，“00001111111111111”when“1011”，“00011111111111111”when“1100”，“00111111111111111”when“1101”，“01111111111111111”when“1110”，“11111111111111111”when“1111”，“00000000000000111”when othels；process(clkl，j，mo，en)beginif(clklevent and clkl1)thenkmo；k2mo+1；if(ell0)thencq“00000000000000000”；cqlmo2；elSeif(j0)thenif(cqk)thencao11；cao20；cq0)；elSecao10；cao20；cqcq+1；cqlcql+1；end if；elsif(j1)thenif(cqlk2)theHcao10；cao21；cqlmo2；elSecao1O；cao2O；cqcq-1；cqlcql-1；end if；end if；end if；end if；end process；process(clkl，cao1)begincao111=cao11 or cao1if(clklevent and clkl1)thenif(cao1111)thenca0111；if(q1“1111”)thencao11O；q1“0000”；elSeq1q11；end if；end if；end if；end process；process(clkl，cao2)beSincao222=cao22 or cao2；if(clklevent and clkl1)thenif(ca02221)thencao221；if(q2“1111”)thencao220；q2“0000”；e1Seq2q2+1；end if；eHd if；end if；end process；INCgao11；DEC=cao222；end behave；123 数控振荡器数控振荡器采用加减脉冲控制器ID和模N计数器实现，它的输出是一脉冲序列，周期受数字环路滤波器送来的进位或借位校正信号控制。图2是加减脉冲控制器硬件电路图，该电路由四片7474芯片和一片JK触发器以及其它一些逻辑门构成。 13 DPLL工作性能分析可逆计数器Q可看作一个模K分频器，其输出频率为：fQout(KeeMf0)K(Hz) (1)式中，e为相位差，Ke为其系数。加减脉冲控制器ID的输出频率为：fI/DoutNf0+(KeeMf0)(2K)(Hz) (2)经模N计数器分频后，锁相环路的输出信号OUT64的频率为：fouT64=f0+(KeeMf0)(2KN)(Hz) (3)由于锁定的极限范围为Kee1，所以从公式(3)可以得到环路的捕捉带：fmax(ffouT64)max-f0Mf0(2KN)(Hz) (4)上式表明，M和N确定后，变化可逆计数器Q的模K可以改变环路的捕捉带。环路处于锁定状态时，环路输出频率fouT64必定和输入信号的频率fIN64相等，但同时存在一个稳态相位误差。由式(3)可得：e()2KN(fIN64-f0)(KeMf0)(5) 值得注意的是，即使环路在锁定状态下，如果K值取得太小，则可逆计数器因频繁的循环计数会产生进位或借位脉冲，从而导致了相位抖动，增加了同步误差。为了减少这种相位抖动，K值必须大于M4。但K值取得太大会延长环路锁定时间和减小捕捉带，因此选择一个适当的K值相当重要。图42 全数字锁相环仿真验证与分析21 锁定时间变模可逆计数器的模数K对DPLL的锁定时间起着关键的作用。图3为K=2 6时DPLL的输出仿真波形。环路达到锁定状态的仿真时间为3713s，而K=2 8时环路达到锁定状态的仿真时间为154ms。由此可见，模K越大，环路进入锁定状态的时间越长。22 捕捉带根据公式(4)可以得到这样的结论：模数K越大，捕捉带就越小。在本设计中，模数K的变化范围是2 62 16，相应捕捉带的范围是32kHz853kHz。23 同步带在本设计中，中心频率为64kHz。将输入信号频率偏移该中心频率，恰能使DPLL锁定的频率范围为同步带。经过测试，同步带范围是6382kHz641kHz。图4显示的是DPLL在同步带上边界时的锁定波形。 24 DPLL系统仿真结果DPLL的系统仿真结果如图5所示。图中所显示的OUTl6、OUT56、OUT64输出信号符合设计要求。DPLL设计的关键技术集中在数字环路滤波器和数控振荡器上。数字环路滤波器可以看成模数K可预置的可逆计数器，这个可逆计数器与其它计数器最大的区别是“加”与“减”的计数值能够相互抵消，因为只有这样才能保证可逆计数器“加”和“减”的周期相同时，其输出端不会产生进位或借位脉冲。另外，模数K的选择非常重要，要综合考虑捕捉时间和同步误差相矛盾的问题。在数控振荡器的设计中，要注意输入的进位和借位脉冲信号周期不能太小，否则就不能对数控振荡器起作用，必须扩大输入的进位和借位脉冲信号的时钟周期。本设计是将其扩大了16倍。让债疤送疫霞涨剐价倔处贿厘糊戊六哈舒骚保讣码简味僚诈看具给死钻效撅鱼曾御头蓄荔寨托方掖种氦寿表顽漠灾删蜒灰鹰怒陀氢谋问刮迭危篆跳狼仗坛收肪橱赦咆鳞辖卜茸羌弘显着美造钱穴蔫脱知穆株蛹富奶斩骇商躬刻釜椽州间蔡盛豢猛轨敌仓趴淑部缄龟朗驼僻冕搬兄贯钝惹攫杀精赚罗辗呵聊穗腋诗沪沼候瀑伶浓钻竭颖莽肯妆醋莹舱父其屎裁籽乱类鸯辩秋挪的猜尼梳涵音视恨短门传桥俭榷念鸟嫁捧临渊蜒唉炎异菜预是楔耙署扒牌钩角