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计算机组成原理,第四章 存储系统（存储器组织）,2,4.1.1存储系统的层次结构,1、Cache 与CPU速度相匹配的较小容量存储器，其操作对用户（汇编级程序员）是透明的。,2、主存 存储容量相对较大，速度相对CPU及Cache而言较慢，且是程序员直接操作可非透明访问的存储器，它是存放可运行程序的主要部件。,3、外存 大容量且速度较快的存储器，它不能与CPU直接交换信息，需借助于接口部件实现数据交换。,三级存储器体系结构的存储器，能提供给用户一个存储容量很大，访问量很大，访问速度很快的存储器，对用户来讲，他好像在操作这样的一个主存一样。,4.1.2 存储器分类 1、按构成存储器的器件和存储介质分类 磁芯、半导体、磁表面（磁带、磁盘）、光盘等。 2、按功能/容量/速度分类 寄存器型存储器，位于CPU内部，容量小速度快 Cache 主存 辅存（Auxiliary Storage) 3、按工作性质/存取方式分类 RAM（Random-Access Memory） ROM（Read-Only Memory） SAM（Serial-Access Memory） DAM（Direct-Access Memory),3,主存,4,主存储器组成结构框图,4.1.3 主存储器性能指标,1、 存储容量（Capacity ）：存储单元总容量。 存储容量=存储单元个数存储字长 2、存储速度 存储周期（Memory Cycle Time）TMC：主存连续两次读或写操作之间最短的间隔时间。 存取时间（Access Time ），也称访问时间、读取时间：TA主存从接收到读出或写入命令起至完成读出信息或写入信息的时间。一般TA TMC 。 3、存储器的可靠性(reliability)：平均无故障时间 4、性能价格比(cost performance),5,6,5 、存储器带宽(Memory Bandwith)： 单位时间里存储器所存取的信息量。体现数据传输速率技术指标 （位/秒，字节/秒）。 存储器的带宽决定了以存储器为中心的计算机获取信息的传输速度，它是改善机器瓶颈的一个关键因素。 为了提高存储器的带宽，可以采取以下措施： 1、缩短存取周期； 2、增加存储字长，使每个存取周期可读/写更多的二进制位数； 3、增加存储体。 计算方法： 带宽=每个存取周期访问位数/存取周期。 如存取周期为500ns，每个存取周期可访问16位，则它的带宽为32M位/s,4.2 半导体存储器,工艺,双极型,MOS型,TTL型,ECL型,速度很快、,功耗大、,容量小,电路结构,PMOS,NMOS,CMOS,功耗小、,容量大,工作方式,静态MOS,动态MOS,存储信息原理,静态存储器SRAM,动态存储器DRAM,（双极型、静态MOS型）：,依靠双稳态电路内部交叉反馈的机制存储信息。,（动态MOS型）：,依靠电容存储电荷的原理存储信息。,功耗较大,速度快,作Cache。,功耗较小,容量大,速度较快,作主存。,（静态MOS除外）,7,4.2.1 静态MOS存储单元与存储芯片,1.六管单元,（1）组成,T1、T3：MOS反相器,Vcc,触发器,T2、T4：MOS反相器,T5、T6：控制门管,Z,Z：字线，选择存储单元,位线，完成读/写操作,W,W：,（2）定义,“0”：T1导通，T2截止；,“1”：T1截止，T2导通。,8,（3）工作,T5、T6,Z：加高电平，,高、低电平，写1/0。,（4）保持,只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，称静态。,导通，选中该单元。,电流，读1/0。,Z：加低电平，,T5、T6截止，该单元未选中，保持原状态。,静态单元是非破坏性读出，读出后不需重写。,9,10,2 SRAM芯片结构,位片式结构芯片 若地址码为16位，X、Y方向各用8位地址码进行译码，则可控制选择22=256256中的任意一个记忆单元。,11,Intel2114SRAM芯片结构,半字片式结构芯片 10位地址码可控制选择2=1024个存储单元。行选译码信号有2=64个，列选译码信号有2=16个。这样的6416的1024个位单元矩阵有4个。即每选中一个地址单元就会有4个记忆单元被选中。,64164 存储体,Intel2114SRAM芯片结构,1、存储体6464个记忆单元（4096个）构成1K4位的存储体 2、地址译码驱动器：双地址译码结构 行译码器对地址码A8A3进行译码，可产生26=64种组合。即产生64个行选信号。列译码电路，对A9A2A1A0译码产生16根列选信号，每根列选线同时连接4个记忆单元的位线（w ，w），因而列向是4位一组，即一个存储单元由4位组成，共16组。 例：当A9A0=0001时 A8A3=000000（X） A9A2A1A0=0001（Y） 则在存储体中选中X0与Y1相交的4个记忆单元。,12,3、读写控制逻辑 控制从/向所选存储单元读/写数据的电路，其中包括列I/O电路，包括读写放大器。数据输入电路，数据输出电路，读/写控制信号产生电路等。 4、读写时序 见教材P182图4-9（a）（b） 描述了存储器正常工作，即数据被读出或写入时所需的地址、数据以及相应的控制信号之间的时序关系。,13,RAM 读写时序,Intel 2114 SRAM的读时序,TRC：读周期 TA：读出时间 Tco：从片选有效到输出数据稳定所需时间 Tcx：片选有效到输出有效（不一定稳定）所需的时间 TOTD：片选无效到输出数据维持的时间 TOHA：地址改变后输出数据的维持时间,14,RAM 读写时序,Intel 2114 SRAM的写时序,TWC：写周期 TAW：写周期滞后时间； TW：写入时间； TWR：写恢复时间 TDW：从写入数据有效到写信号撤销所需的时间 TDH：从写信号撤销到写入数据维持所需的时间（ TWR TDH） TDTW：从写信号有效到输出数据（上一次读出）失效的时间,地址端：,A9A0（入）,数据端：,D3D0（入/出）,控制端：,片选CS,= 0 选中芯片,= 1 未选中芯片,写使能WE,= 0 写,= 1 读,电源、地,5、2114对外引脚,16,4.2.2 动态MOS存储单元与存储芯片,1.四管单元,（1）组成,T1、T2：记忆管,C1、C2：柵极电容,T3、T4：控制门管,Z：字线,（2）定义,“0”：T1导通，T2截止,“1”：T1截止，T2导通,（C1有电荷，C2无电荷）；,（C1无电荷，C2有电荷）。,（3）工作,Z：加高电平，,T3、T4导通，选中该单元。,17,2.单管单元,（1）组成,（4）保持,高、低电平，写1/0。,高电平，断开充电回路，,读1/0。,Z：加低电平，,T3、T4截止，该单元未选中，保持原状态。,需定期向电容补充电荷（动态刷新），称动态。,四管单元是非破坏性读出，读出过程即实现刷新。,C：记忆单元,T：控制门管,Z：字线,W：位线,18,（2）定义,（4）保持,写入：Z加高电平，T导通，,在W上加高/低电平，写1/0。,读出：W先预充电，,根据W线电位的变化，读1/0。,断开充电回路。,Z：加低电平，,T截止，该单元未选中，保持原状态。,单管单元是破坏性读出，读出后需重写。,“0”：C无电荷，电平V0（低）,“1”：C有电荷，电平V1（高）,（3）工作,Z加高电平，T导通，,19,20,3.动态MOS存储芯片-Intel 2164（4164）DRAM芯片(P186),寄,Intel 2164（4164）DRAM芯片(P186) 存储体256256 分为4个128128分体结构 译码器，双译码 A7A0中A6A0选择128行，A7选择两组中的一组。 A7A0，作为列选地址时，也选择两个128列中的一个 读/写控制逻辑。因而，当16位地址分两次，分别在行选信号RAS以及列选信号CAS的控制下送入芯片内部后，四个128128体中的一个体被选中。通过其I/O电路进行相应的读写操作。 对外引脚见教材P186图4-13 时序见教材P188图4-14（a）（b）,21,3.动态MOS存储芯片,地址端：,A7A0（入）,数据端：,Di（入）,控制端：,片选,写使能WE,= 0 写,= 1 读,电源、地,分时复用，提供16位地址。,Do（出）,行地址选通RAS,列地址选通CAS,：=0时A7A0为行地址,高8位地址,：=0时A7A0为列地址,低8位地址,1脚未用，或在新型号中用于片内自动刷新。,22,23,Intel 2164A 读操作时序,24,Intel 2164A 写操作时序,4 动态存储器的刷新,1.刷新定义和原因,定义：,刷新。,动态存储器依靠电容电荷存储信息。平时无电源 供电，时间一长电容电荷会泄放，需定期向电容 补充电荷，以保持信息不变。,定期向电容补充电荷,原因：,注意刷新与重写的区别。,破坏性读出后重写，以恢复原来的信息。,2.最大刷新间隔,在此期间，必须对所有动态单元刷新一遍。,非破坏性读出的动态M，需补充电荷以保持原来的信息。,2ms。,3.刷新方法,按行读。,刷新一行所用的时间,刷新周期,（存取周期）,刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定。,对主存的访问,由CPU提供行、列地址，随机访问。,2ms内集中安排所有刷新周期。,CPU访存：,4.刷新周期的安排方式,死区,用在实时要求不高的场合。,动态芯片刷新：,由刷新地址计数器提供行地址，定时刷新。,（1）集中刷新,2ms,50ns,（2）分散刷新,各刷新周期分散安排在存取周期中。,100ns,用在低速系统中。,2ms,（3）异步刷新,例.,各刷新周期分散安排在2ms内。,用在大多数计算机中。,每隔一段时间刷新一行。,128行,15.6 微秒,每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。,15.6 微秒,15.6 微秒,15.6 微秒,刷新请求,刷新请求,（DMA请求）,（DMA请求）,29,4.2.3半导体只读存储器与芯片,1、掩模只读存储器MROM,00,30,出厂时所有位均为1。 编程时（写入数据），对写0的单元加入特定的大电流，熔丝被烧断，变为另一种表示0的状态，且不可恢复。 工作时，加入正常电路。,2、可编程的PROM单元电路(P190图4-1),31,出厂时所有位均为 1，FAMOS（浮空栅极MOS）G极无电荷，处于截止状态。 编程时（写入数据），对写0的单元加入特定的电压，FAMOS上的G极与D极被瞬时击穿，大量电子聚集到G极上，撤销编程电压后，G极上的聚集的电子不能越过隔离层，FAMOS导通，表示0。 工作时，加入正常电压，FAMOS 的状态维持不变。 擦除时，用紫外线照射，FAMOS聚集在G极上的电子获得能量，越过隔离层泄漏，FAMOS恢复截止状态。,3、紫外线擦除可编程的EPROM单元电路,4、电擦除可重写只读存储器EEPROM单元电路,与EPROM相似，它是在EPROM基本单元电路的浮空栅的上面再生成一个浮空栅，前者称为第一级浮空栅，后者称为第二级浮空栅。第二级浮空栅引出一个电极，接某一电压VG。 若VG为正电压，第一浮空栅极与漏极之间产生隧道效应，使电子注入第一浮空栅极，即编程写入。 若使VG为负电压，强使第一级浮空栅极的电子散失，即擦除。擦除后可重新写入。,32,33,5、EPROM芯片2716举例,34,存储阵列； Intel2716 存储器芯片的存储阵列由 2K 8 个带有浮动栅的 MOS 管构成，共可保存 2K 8 位二进制信息； X 译码器：又称为行译码器，可对 7 位行地址进行译码； Y 译码器：又称为列译码器，可对 4 位列地址进行译码； 输出允许、片选和编程逻辑：实现片选及控制信息的读 / 写； 数据输出缓冲器：实现对输出数据的缓冲。,35,2716时序波形,编程（写入） 读写原理 典型EPROM芯片： 2716、2732、2764、27128、27256等。 特征：字片式结构，每个存储单元字长为8位，即1个字节。27后的数字是总的位存储容量，存储单元数是总存储容量除以8。,36,4.3 主存储器组织,4.3.1主存设计的一般原则 解决 1、驱动能力问题 2、存储芯片的选择 3、存储空间的分布（地址分配）技术，即片选技术 4、与CPU时序匹配及相连接的技术。 4.3.2 半导体存储器的逻辑结构与设计 4.3.2.1芯片选择 1、位扩展技术 存储器芯片提供的字空间满足整个存储空间的字空间要求，但存储器芯片的位空间不能满足要求。,37,38,例1: 1K 4的SRAM存储芯片构造1K 8的存储器,39,40,2、字扩展技术: 存储器芯片提供的字空间不能满足整个存储空间的字空间要求，但存储器芯片的位空间满足要求。,例2：1Kx8 SRAM存储芯片构成4Kx8的存储器,41,例3：1Kx4 SRAM存储芯片构成8Kx8的存储器,3、字位扩展: 存储器芯片提供的字空间不能满足整个存储空 间的字空间要求，位空间也不能满足要求。,4.3.2.2 片选技术（存储空间分布、地址分配技术） 1、线选法：利用单根高位地址线（系统地址线中存储器芯片地址引脚所连接的低位地址线后，剩余的高位地址线）实现片选。可以用简单的与、或门电路实现片选译码逻辑。 2、局部译码法：利用高位地址线中的几个作为片选译码器的输入源信号。可以用简单的与、或门电路或专门的译码器电路实现片选译码逻辑。例2中用2-4译码器实现4个片选逻辑；例3中，用3-8译码器实现片选逻辑。其特点都是只利用了高位地址线中的几位，而不是全部。 3、全局译码：除了存储器芯片本身所需要连接的低位地址码以外的全部高位地址码译码所产生的逻辑信号，作为片选信号的方法。,43,44,4.3.2.3 主存储器与CPU连接技术,计算机系统中的主存储器一般由多个半导体存储芯片按一定结构互连构成，并通过地址译码等外围电路与系统连接。,4.3.2.3 主存逻辑设计基本方法,需解决：,芯片的选用、,例1.,用2114（1K4）SRAM芯片组成容量为4K8的存储器。地址总线A15A0（低）,双向数据总线D7D0（低）,读/写信号线R/W。,给出芯片地址分配与片选逻辑,并画出M框图。,1.计算芯片数,（1）先扩展位数，再扩展单元数。,地址分配与片选逻辑、,信号线的连接。,2片1K4,1K8,4组1K8,4K8,8片,45,存储器寻址逻辑,2.地址分配与片选逻辑,（2）先扩展单元数，再扩展位数。,4片1K4,4K4,2组4K4,4K8,8片,芯片内的寻址系统(二级译码),芯片外的地址分配与片选逻辑,为芯片分配哪几位地址，以便寻找片内的存储单元,由哪几位地址形成芯片选择逻辑，以便寻找芯片,存储空间分配：,4KB存储器在16位地址空间（64KB）中占据 任意连续区间。,46,需12位地址寻址：,4KB,A15A12A11A10A9A0,A11A0,0 0 0 0,任意值,0 0 1 1,0 1 1 1,1 0 1 1,0 1 0 0,1 0 0 0,1 1 0 0,1 1 1 1,片选,芯片地址,低位地址分配给芯片，高位地址形成片选逻辑。,芯片 芯片地址 片选信号 片选逻辑,1K,1K,1K,1K,A9A0,A9A0,A9A0,A9A0,CS0 =,CS1 =,CS2 =,CS3 =,A11A10,A11A10,A11A10,A11A10,47,3.连接方式,（1）扩展位数,4,4,10,4,A9A0,（2）扩展单元数,（3）连接控制线,（4）形成片选逻辑电路,48,49,可用于片选信号产生的译码器芯片74LS138逻辑图及引脚图,50,环形计数器,用来产生时序控制信号,某半导体存储器，按字节编址。其中，0000H 07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15A0（低）。给出地址分配和片选逻辑。,例2.,1.计算容量和芯片数,ROM区：2KB,RAM区：3KB,存储空间分配：,2.地址分配与片选逻辑,先安排大容量芯片（放地址低端），再安排小容量芯片。,便于拟定片选逻辑。,共3片,51,A15A14A13 A12A11 A10A9A0,0 0 0 0 0 0 0,0 0 0 0 0 1 1,0 0 0 0 1 1 1,0 0 0 1 0 0 1 1,0 0 0 0 1 0 0,0 0 0 1 0 0 0 0,低位地址分配给芯片，高位地址形成片选逻辑。,芯片 芯片地址 片选信号 片选逻辑,2K,2K,1K,A10A0,A10A0,A9A0,CS0,CS1,CS2,A12A11,A12A11,A12A11,5KB需13位地址寻址：,ROM,A12A0,RAM,A10,A15A14A13为全0,52,例3： 4Kx4 SRAM存储芯片构成16Kx8的存储器连接图,作业： P233题2、5,54,例4：设计7KB存储器。用2K8位的EPROM构成4K8位的固化区存储器，用2K8位和1K4位的SDRAM构成3K8位的随机读写区存储器。设CPU地址总线为20根A19-A0。 若用局部译码法，可在高位地址码A19A11 或A10中，任选2或3位作为译码输入信号源进行译码，产生片选信号。设ROM区为低端地址空间，7KB存储器空间可连续分布。 CS1选择第一片EPROM，CS2选择第二片EPROM，CS3选择2KB RAM芯片，CS4选择1KB RAM芯片（2片）。 CS1 = A12A11 = A12+A11 00000H007FFH CS2 = A12A11 = A12+A11 00800H00FFFH CS3 = A12A11 = A12+A11 01000H017FFH CS4 = A12A11 = A12+A11 01800H01BFFH（A10=0） （ 01C00H01FFFH）（A10=1）,55,A19A18A17A16 A15A14A13A12 A11A10A9A8 A7A6A5A4 A3A2A1A0 0 0 0 0 0 0 0 0 0 （00000H 007FFH） 0/10/1 0 0 0 0 0 0 0 0 1 （00800H 00FFFH） 0/10/1 0 0 0 0 0 0 0 1 0 （01000H 017FFH） 0/10/1 0 0 0 0 0 0 0 1 1 （01800H 01FFFH） 0/10/1 0 0 0 0 0 0 1 0 0 （02000H 027FFH） 0/10/1 0 0 0 0 0 0 1 0 1 （02800H 02FFFH） 0/10/1 0 0 0 0 0 0 1 1 0 （03000H 037FFH） 0/10/1 0 0 0 0 0 0 1 1 1 （03800H 03FFFH） 0/10/1 0 0 0 0 0 1 0 0 0 （04000H 047FFH） 0/10/1 1 1 1 1 1 1 1 1 0 （FF000H FF7FFH） 0/10/1 1 1 1 1 1 1 1 1 1 （FF800H FFFFFH） 0/10/1,56,4.4 磁表面存储器,4.4.1 存储原理与技术指标,1.读写原理,存储介质：磁层,读/写部件：磁头,（1）写入,在磁头线圈中加入磁化电流（写电流），并使磁层移动，在磁层上形成连续的小段磁化区域（位单元）。,（2）读出,磁头线圈中不加电流，磁层移动。当位单元的转变区经过磁头下方时，在线圈两端产生感应电势。,读出信号,磁通变化的区域,58,磁表面存储器的读写原理,在磁表面存储器中，利用一种称为磁头的装置来形成和判别磁层中的不同磁状态。磁头实际上是由软磁材料做铁芯绕有读写线圈的电磁铁。,(1)写操作 当写线圈中通过一定方向的脉冲电流时，铁芯内就产生一定方向的磁通。由于铁芯是高导磁 率材料，而铁芯空隙处为非磁性材料，故在铁芯空隙处集中很强的磁场。 在这个磁场作用下，载磁体就被磁化成相应极性的磁化位或磁化元。若在写线圈里通入相反方向的脉冲电流，就可得到相反极性的磁化元。如果我们规定按图中所示电流方向为写“1 ”，那么写线圈里通以相反方向的电流时即为写“0”。上述过程称为写入。显然，一个磁化元就是一个存储元，一个磁化元中存储一位二进制信息。当载磁体相对于磁头运动时 ，就可以连续写入一连串的二进制信息。, (2)读操作 当磁头经过载磁体的磁化元时，由于磁头铁芯是良好的导磁材料，磁化元的磁力线很容易通过磁头而形成闭合磁通回路。不同极性的磁化元在铁芯里的方向是不同的。当磁头对载磁体作相对运动时，由于磁头铁芯中磁通的变化，使读出线圈中感应出相应的电动势e，其值为e=-k（d/dt）。 负号表示感应电势的方向与磁通的变化方向相反。不同的磁化状态，所产生的感应电势方向 不同。这样，不同方向的感应电势经读出放大器放大鉴别，就可判知读出的信息是“1”还 是“0”。 磁表面存储器存取信息的原理： 通过电-磁变换，利用磁头写线圈中的脉冲电流，可把一位二进制代码转换成载磁体存储元的不同剩磁状态；反之，通过磁-电变换，利用磁头读出线圈，可将由存储元的不同剩磁状态表示的二进制代码转换成电信号输出,59,2.记录方式,形成不同写入电流波形的方式，称为记录方式。记录方式是一种编码方式，它按某种规律将一串二进 制数字信息变换成磁层中相应的磁化元状态，用读写控制电路实现这种转换。 在磁表面存储器中，由于写入电流的幅度、相位、频率变化不同，从而形成了不同的记录方式。常用记录方式可分为不归零制(NRZ)，调相制(PM)，调频制(FM)几大类。这些记录方式中代码0或1的写入电流波形见文字教材的图4-29、4-30、4-31等。 不归零制(NRZ0) 其特点是磁头线圈中始终有电流， 不是正向电流(代表1)就是反向电流(代表0)，因此不归零制记录方式的抗干扰性能较好。 见“1”就翻不归零制(NRZ1) 与 NRZ0制的相同之处是磁头线圈中始终有电流通过。不同之处在于，记录“0”时电流方是，在一个位周期的中间位置，电流由负到正为1，由正到负为0，即利用电流相位的变化进行写“1”和“0”，所以通过磁头中的电流方向一定要改变一次，这种记录方式中“1”和“0”的读出信号相位不同，抗干扰能力较强。另外读出信号经分离电路可提取自同步定时脉冲，所以具有自同步能力。磁带存储器中一般采用这种记录方式。 调频制(FM) 其特点如下：(1)无论记录的代码是1或0，或者连续写“1”或写“ 0”，在相邻两个存储元交界处电流都要改变方向；(2)记录1时电流一定要在位周期中间改 变方向，写“1”电流的频率是写“0”电流频率的2倍，故称为倍频法。这种记录方式的优 点是记录密度高，具有自同步能力。FM可用于单密度磁盘存储器。P222。 改进调频制(MFM) 与调频制的区别 在于只有连续记录两个或两个以上“0”时，才在位周期的起始位置翻转一次，而不是在每个位周期的起始处都翻转，因而进一步提高了记录密度。MFM可用于双密度磁盘存储器。,60,3.技术指标,道密度：,（1）记录密度,（2）存储容量,位密度：,单位长度内的磁道数。,磁道上单位长度内的二进制代码数。,非格式化容量：,格式化容量：,总位数,用位密度计算。,有效位数,用扇区內的数据块长度计算。,（3）速度指标,平均存取时间,带：平均等待时间,盘：平均定位、平均旋转时间,衡量查找速度 ms,数据传输率,衡量读/写速度 b/s、B/s,磁盘存储器的技术指标,存储密度 存储密度分道密度、位密度和面密度。道密度是沿磁盘半径方向单位长度上的磁道数，单位为道/英寸。位密度是磁道单位长度上能记录的二进制代码位数， 单位为位/英寸。面密度是位密度和道密度的乘积，单位为位/平方英寸。 存储容量 一个磁盘存储器所能存储的字节总数，称为磁盘存储器的存储容量。存储容量有格式化容量和非格式化容量之分。格式化容量是指按照某种特定的记录格式所能存储信息的总量，也就是用户可以真正使用的容量。非格式化容量是磁记录表面可以利用的磁化单元 总数。将磁盘存储器用于某计算机系统中，必须首先进行格式化操作，然后才能供用户记录 信息。格式化容量一般是非格式化容量的60%70%。 平均存取时间 存取时间是指从发出读写命令后，磁头从某一起始位置移动至新的记录位置，到开始从盘片表面读出或写入信息所需要的时间。这段时间由两个数值所决定：一个是将磁头定位至所要求的磁道上所需的时间，称为定位时间或找道时间；另一个是找道完成后至磁道上需要访问的信息到达磁头下的时间，称为等待时间，这两个时间都是随机变化的， 因此往往使用平均值来表示。平均存取时间等于平均找道时间与平均等待时间之和。平均找道时间是最大找道时间与最小找道时间的平均值，目前平均找道时间为1020ms。平均等待时间和磁盘转速有关，它用磁盘旋转一周所需时间的一半来表示。目前固定头盘转速高达6000转/分，故平均等待时间为5ms。 数据传输率 磁盘存储器在单位时间内向主机传送数据的字节数，叫数据传输率，传输率与存储设备和主机接口逻辑有关。从主机接口逻辑考虑，应有足够快的传送速度向设备接收 /发送信息。从存储设备考虑，假设磁盘旋转速度为每秒r转，每条磁道容量为N个字节，则数据传输率Dr=rN(字节/秒)。也可以写成Dr=Dv(位/秒)，其中D为位密度，v为磁盘旋转的线速度。目前磁盘存储器的数据传输率可达几十兆字节/秒。,62,4.4.2 磁盘存储器,适用于调用较频繁的场合，常作为主存的直接后援。,磁盘,磁盘控制器,磁盘驱动器,+ 接口,磁盘适配器,盘片、磁头,定位系统、传动系统,1.组成,（1）软盘信息分布与寻址信息,1）信息分布,盘片：,单片，双面记录。,磁道：,盘片旋转一周，磁头的作用区域。,扇区：,磁道上长度相同的区段。,存放数据块。,各道容量相同,各道位密度不同,内圈位密度最高。,磁盘上信息的分布,盘片的上下两面都能记录信息，通常把磁盘片表面称为记录面。记录面上一系列同心圆称为磁道。每个盘片表面通常有几十到几百个磁道，每个磁道又分为若干个扇区。 磁道的编址是从外向内依次编号，最外一个同心圆叫0磁道，最里面的一个同心圆叫n磁道，n磁道里面的圆面积并不用来记录信息。扇区的编号有多种方法，可以连续编号，也可间隔编号。磁盘记录面经这样编址后，就可用n磁道m扇区的磁盘地址找到实际磁盘上与之相对应的记录区。除了磁道号和扇区号之外，还有记录面的面号，以说明本次处理是在哪一个记录面上。例如对活动头磁盘组来说，磁盘地址是由记录面号(也称磁头号)、磁道号和扇区号三部分组成。 在磁道上，信息是按区存放的，每个区中存放一定数量的字或字节，各个区存放的字或字节数是相同的。为进行读/写操作，要求定出磁道的起始位置，这个起始位置称为索引。 索引标志在传感器检索下可产生脉冲信号，再通过磁盘控制器处理，便可定出磁道起始位置 。 磁盘存储器的每个扇区记录定长的数据，因此读/写操作是以扇区为单位一位一位串行进行的。每一个扇区记录一个记录块。,64,非格式化容量,=内圈位密度内圈周长道数/面面数,驱动器号、磁头号、磁道号、扇区号、扇区数,2）寻址信息,盘组：,多个盘片，双面记录。,各记录面上相同序号的磁道构成一圆柱面。,圆柱面：,扇区（定长记录格式）,格式化容量,=字节数/扇区扇区数/道道数/面面数,（2）硬盘信息分布与寻址信息,1）信息分布,（柱面数=道数/面）,数据块,记录块（不定长记录格式），,无扇区划分。,驱动器号、圆柱面号、磁头号、扇区号（记 录号）、交换量。,2）寻址信息,例：定长记录格式,2.记录格式（磁道格式）,选择磁盘组,选择盘面,选择磁道,选择起始扇区,磁道时间,磁道,索引脉冲,扇区i,标志区：,标志信息、,CRC校验码,数据区：,标志信息、CRC、数据字段,3.磁盘基本操作,寻址操作,寻道：,磁头径向移动,寻找扇区：,盘片旋转,读/写操作,串行读/写,DMA方式传送,（1）,（2）,扇区数,4.5 多模块结构存储器,多模块指的是多个相对独立的存储器模块组成一个主存储器。 独立的模块是指每个存储器模块都有各自独立的地址寄存器和数据寄存器和读写电路。当CUP MAR将访存地址送入欲访问的模块后，新的MAR地址又送入另一模块，而每个模块在各自独立的地址寄存器的作用下，独立地进行各自的存储操作，当几个模块并行操作时，在一个存储周期中会得到多个数据。 这种存储器结构可以实现重叠与交叉存取控制。 如四个独立模块的存储器。每个存储器启动时间间隔为1/4存储器周期。单个存储器的存储周期仍为一个TMC。见P240图4-43多体交叉存取并行主存系统。,67,CPU的MAR分两部分： High-order low-order 模内地址 模号 低位以来选择模块，而高位用来选择模块内的存储单元。 设CPU MAR字长为16位，低2位用来选择模块，每个模块的MARi为14位字长，能选择16K字存储单元。CPU MAR的地址格式，使得每个模块内的存储单元地址是非连续的，每个存储单元地址相差4，即都是4的倍数。而相邻存储单元的地址却是连续的。 当CPU每隔1/4存储周期送出连续的地址编码时，4个模块就会每隔1/4TMC被启动起来，从而各自相互独立地在CPU每隔1/4TMC的读/写控制信号的控制下进行相互的读/写操作。每个模块经过一个TMC后会把读写的数据读到各自的MDRi中，当4个模块都并行工作后，数据总线上会每隔1/4TMC就输出一个数据，从这个主存系统讲，它每隔1/4TMC就会产生一个数据，从而把原1个TMC产生一个数据的传输率提高了4倍，也称吞吐量提高了4倍。,68,4.6 高速缓冲存储器,高速缓存是介于主存和CPU之间的一个快速小容量存储器。它用来存放CPU当前所需的程序和数据，追求的指标是如何使其内容始终是CPU所需要的指令或数据。根据程序局部性原理，可将当前正执行指令地址附近的一部份指令和数据从主存调入Cache，供CPU在一段时间内使用。CPU则可不断地快速从Cache读取所需内容，执行之。 如何确保Cache中的内容始终为CPU所需，需要相应的硬件和软件给以支持。Cache技术的全部功能均由硬件实现存储控制，加快了访存的速度。,69,4.6.1Cashe基本结构与工作原理,CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换是以块（或称页）为单位。一个块由若干定长字组成（如下图中一个块是由4个字组成）。当CPU读取主存中一个字时，便发出此字的内存地址到cache和主存。此时cache控制逻辑依据地址（在CAM相联存储器中）判断此字当前是否在 cache中：若是，此字立即传送给CPU；若非，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。由始终管理cache使用情况的硬件逻辑电路来实现LRU替换算法。 （CAM：Content Addressable Memory) 1、Cache结构,70,块表（存放块标记）,主存地址结构,设主存有2n个单元，地址码为n位。为了与Cache映射，将主存按块（页或行、槽）重新编址。设n=m+b，主存的块数M=2m，每块大小为2b个字节 。这样，主存地址由两部分组成，高m位表示主存的块地址，低b位表示块内地址。 Cache也由同样大小的块组成，由于其容量小，所以块的数量小得多。 设 Cache地址码为c+b位，块数为2c字节，块内字节数与主存相同，块内字节数= 2b，由于其容量小，所以块的数量小得多。 则一种CPU地址格式如图： 主存地址： 2、读操作原理 当CPU发出读请求时，将主存地址的块标记（m-c位）与Cache的标记（在CAM中）相比较，根据其比较结果区分两种情况： 命中(hit)：比较结果相等，说明需要的数据已在Cache中，那么直接访问Cache，读取数据； 不命中或称脱靶（miss）：比较结果不等，所需数据尚未调入Cache中，则将该数据所在字块从主存一次调入，同时将所需数据读入CPU。此时，访问时间将为主存速度。,71,块标记,Cache块号（c位）,块内地址（b位）,主存块号（m位）,Cache的地址格式（c+b位）,鉴别是否命中,72,数据存储器高速缓存主存数据 标签存储器保存数据所在主存的地址信息,3、写操作原理,Cache存储器中保存的是相应主存字块的副本，如果程序执行过程中要对某字块的某个单元进行写操作，就会遇到如何保持Cache与主存内容一致性的问题。因此通常有两种写入方式： Write-back：写回法，也称标志交换(flag-swap）方式。操作时，只写Cache，在标志位上标明被修改过，当被替换淘汰时，再修改相应的主存，速度快，但主存没修改。 Write-throng：通过式写入，写回Cache，也同时写主存。缺点频繁写主存。 4、Cache命中率 指CPU要访问的信息已经在cache内的比率。设一个程序执行期间，Nc为访问cache的总命中次数，Nm为访问主存的总次数，则命中率h为： h=Nc/(Nc+Nm),73,4.6.2 Cache映像原理,由于Cache容量小于主存容量，如何把所需内容调入Cache，是Cache管理中要解决的重要问题。 为了把数据从主存中取出送入cache中，必须使用某种地址转换机制把主存地址映射到cache中定位，称为地址映射。实现方法是：将主存和cache都分为大小相等的若干块（或称页、行），每块的大小为2b 个字节，通常为29 （512B），210（1 024B）或2112 048B）等，以块为单位进行映射。 Cache管理中用硬件实现变换。 Cache管理中经常使用的映像方式有3种。 1、直接映像: 2、全相联映像 3、组相联映像,74,75,假设某系统的主存容量为220 =1MB，若每块容量为2b =210=1024B =1KB，则被分为1 024块（ M=2m =210 =1024 （=1MB/1024B）块）；cache容量为213 =8KB，每块容量也是1KB，则被分为 2c =23 =8块为23 =8块。下面以此为例，介绍三种cache的地址映射方法。,76,1直接地址映射（direct mapping） 直接地址映射是指主存中每一个块只能映射到某一固定的cache中，如图所示。 把主存按cache大小分为若干组，每一组按对应的块号进行映射。如主存的第0块、第8块、第1 016块，只能映射到cache的第0块；而主存的第1块、第9块、第1 017块只能映射到cache的第1块，依次类推。,直接映射是最简单的映射方式，它将每个主存块固定地映射到某个Cache行。直接映射的优点是硬件简单，容易实现，但利用率（命中率）较低。,77,主存块数：M=2m =210 =1024 （=1MB/1024B）块。而主存的块可被分为1024/8=128个8块组。则这种映射下，每个Cache块对应主存2m-c=210-3=27=128块的直接映像，而m-c=7位就是标记位。 Cache为它的每一块都设置一个7位的标记，此例中为8块，则其对应的标记就有8个，它们被存储在CAM中。,主存地址格式：,块标记,Cache块号（3位）,块内地址（10位）,主存块号（10位）,Cache的地址格式（13位）,组号（7位）,78,直接映射的组成原理和查找方法示意图,注意主存地址由3个部分组成：ntsw。标签存储器只需要存储最高t位页号地址，就可以确定主存块对应的Cache行。,（块c位）（块内字b位）,79,直接映射的一个示例图,主存地址组成：n（24）t（8）s（14）w（2）,(c),(b),80,2全相联地址映射（fully associative mapping） 全相联地址映射是指主存中的每一块都可以映射到cache的任何一块位置上，如图所示。这种映射方法比较灵活，cache的利用率高，但地址转换速度慢，且需要采用某种置换算法将cache中的内容调入调出，实现起来系统开销大。,81,2、全相联映射（Full Associative Mapping） 全相联映射可以将一个主存块存储到任意一个Cache行，使用灵活，利用率（命中率）高，但是实现电路比较复杂。,注意主存地址由2个部分组成：ntw，标签存储器中必须保存完整的主存块地址t。,82,全相联映射图例 主存地址组成：n（24）t（22）w（2）。,83,3组相联地址映射（set associative mapping） 主存按Cache大小分成若干区，每个区分为若干组，cache和主存一样都分组，组内块数都相同。主存中一个区内的组数与cache中的分组数相同。组间采用直接地址映射，而组内采用全相联地址映射。主存中的各组与cache的组号间有固定的映射关系，但可以自由映射到对应的cache组中的任何一块。,84,组相联的映象规则： (1) 主存和Cache按同样大小划分成块。 (2) 主存和Cache按同样大小划分成组。 (3) 主存容量是缓存容量的整数倍，将主存空间按缓冲区的大小分成区，主存中每一区的组数与缓存的组数相同。 (4) 当主存的数据调入缓存时，主存与缓存的组号应相等，也就是各区中的某一块只能存入缓存的同组号的空间内，但组内各块地址之间则可以任意存放，即从主存的组到Cache的组之间采用直接映象方式；在两个对应的组内部采用全相联映象方式。,85,组相联Cache的检索过程,直接映像的优点是实现简单，缺点是不够灵活，主存块与Cache块对应关系死板，不能充分利用Cache存储空间。,例1：设主存容量1MB，有16KB直接映像的Cache ，假定该Cache的块为8个32位的字。解答下列问题： 写出Cache的地址格式。 写出主存地址格式。 块表的容量多大？ 画出直接方式地址映像及变换示意图。 主存地址为0DE8F8H的存储单元在Cache中什么位置？,86,例1解： Cache容量16KB，16KB=214，所以Cache地址为14位；块的大小为8个32位的字，即32