电梯启停控制电路的FPGA设计与仿真.ppt

电梯启停控制电路的FPGA设计与仿真 毕业答辩,BISTU,研究背景,当今世界，部分地区人口高度密集，人和土地资源短缺的矛盾日趋激化。这就注定了必须合理地利用土地去解决人与土地的矛盾。而兴建高层建筑是其中的有效措施之一。,研究背景,电梯,哈利法塔：160层 高828米,上海环球金融中心： 高492米,世界第一高楼：哈利法塔 高828米,上海环球金融中心（492） 金茂大厦（420.5） 上海中心（632）,因此，能使人们快速、便捷地到达目的楼层的电梯便应运而生了。在一些发达国家和地区，人均电梯拥有数量一般在每万人30台以上，某些国家甚至达到每万人120台以上，随着城镇化程度的加大，电梯市场会更加繁华。中国的电梯市场增长也很乐观，目前，每年增长率为15%18%。随着电梯普及率的升温，人们对电梯的要求也会越来越高。 如何更安全、更快捷地到达目的楼层，也就成了人们对电梯最为根本的要求。而电梯系统里掌控这方面技术参数的是电梯控制系统。因此，控制系统的设计就成了在电梯设计领域里最为核心的技术。,三层电梯虽然涉及楼层不高，应用范围不大，但本着“一理通，百理明”的原则，希望通过在简单的三层电梯控制设计之中如何解决升、降请求信号因电梯所处状态而产生的冲突等问题发散出去，由此及彼，对高层电梯控制的开发作一个技术的铺垫，为高层电梯设计提供一个基础,方案的选择,PLC 单片机 FPGA,PLC,PLC充分利用了微型计算机的原理和技术，具有很强的逻辑处理能力，在电梯运行控制中发挥了重要作用。 由于电梯在运行过程中各种输入信号是随机出现的，即信号的出现具有不确定性，同时信号需要自锁保持、互锁保存、优先级排队、数据比较等，因此信号之间就存在复杂的逻辑关系。,单片机,单片机体积小，价格低廉，功能强大，是合适的控制系统。 缺点：速度慢，功能不强，精度低。,FPGA,FPGA最大的特点就是灵活，实现你想实现的任何数字电路，可以定制各种电路。减少受制于专用芯片的束缚。真正为自己的产品量身定做。在设计的过程中可以灵活的更改设计。而且它强大的逻辑资源和寄存器资源可以让你轻松的去发挥设计理念，其并行执行，硬件实现的方式可以应对设计中大量的高速电子线路设计需求。,本次设计以Altera 公司可编程逻辑器件为控制核心,采用VHDL 语言设计电梯控制器的方法, 并进行了仿真并下载运行。,FPGA 即现场可编程门阵列 (CPLD) VHDL语言 硬件描述语言的业界标准之一。 (verlog-system verilog和system c) Altera公司 世界上最大的可编程逻辑器件公司 （1、Altera 2、Xilinx 3、Actel 4、Lattice） QuartusII 软件 可编程片上系统（SOPC）设计的一个综合开发环境（Maxplus II ） modelsim仿真软件 业界最优秀的HDL语言仿真软件,QuartusII 软件开发流程,楼层请求,开关门请求,中央处理器FPGA,楼层显示,门的开关显示,方向优先 电梯向上还是向下：如果现在电梯在1楼，肯定以后向上走；如果现在在三楼，那么以后肯定向下；如果现在电梯在2楼，如果现在电梯向下开，且1楼有人按键，那么不管三楼有没有人按钮，则先到1楼；如果现在电梯向上开，且3楼有人按钮，则不管1楼有没有人呼叫，一直开到3楼；如果电梯现在在2楼，且处于向下开到状态，但是1楼没有按钮，那么如果这个时候要是3楼有人呼叫，就向上开，反之，则向下开。,电梯控制方式,调用VHDL库,通过library语句，本程序应用了VHDL库中的“通用ieee库”和“标准std库”。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;,entity实体设计模块,entity elevator is port( clk : in std_logic; -Clock Signal k1,k2u,k2d,k3 : in std_logic; -Push button d1,d2u,d2d,d3 : out std_logic; -Led of every floor door1,door2,door3 : buffer std_logic; -door led r0,r1,r2,r3,r4,r5,r6,r7 : out std_logic; -7 segment driver sa,sb,sc : out std_logic); -Display Select end elevator;,控制器的端口,实体elevator有23个接口，输入模式是clk,k1,k2u,k2d,k3；d1,d2u,d2d,d3,r0,r1,r2,r3,r4,r5,r6,r7 sa,sb,sc都是输出模式， 其中r0,r1,r2,r3,r4,r5,r6,r7sa,sb,sc是连接88位点阵的输出接口。,architecture behave of elevator is signal state1,state3 : std_logic; signal state2u,state2d : std_logic; signal doorflag : std_logic; signal udflag,runflag : std_logic; -up and down flag,run flag signal dcount : std_logic_vector(2 downto 0); -display counter signal display : std_logic_vector(7 downto 0); signal location : std_logic_vector(1 downto 0); signal wcount : std_logic_vector(10 downto 0); -wait counter signal doorcount : std_logic_vector(9 downto 0); -door counter signal col1,col2,col3,col4,col5,col6 : std_logic_vector(7 downto 0); Begin,architecture behave of elevator is . process(clk) - judge the key is or is not been pushe . process(clk) -up and down flag process . process(clk) -runflag process . process(clk) - wcount process process(clk) -location process end behave; 以关键字architecture做结构体的开头，描述elevator实体的结构体behave。Architectecture和begin之间是结构体说明区，详细定义了各种信号端的模式和取值范围；begin和end之间是结构体语句区，,关键字process后面括号中的信号为时钟信号，它列举可激活进程语句的信号，唯有这些信号上的事件能引起进程语句执行。 关键字begin把进程语句分为进程说明和进程语句两部分。进程说明在时钟信号和begin之间，说明局部变量或某些仅在进程内部用的内容。 进程语句部分在begin和end process之间，进程内的所有语句都是按顺序一个接一个执行的。,process(clk) begin if(clkevent and clk=1) then r0=display(7); r1=display(6); r2=display(5); r3=display(4); r4=display(3); r5=display(2); r6=display(1); r7=display(0); end if; end process;,编译设置,编译成功,仿真,硬件设备,FPGA EPF10K10ATC1144-3 -ACEX 1K系列器件是Altera公司在21世纪着眼于通信、音频处理及类似场合的应用而推出的芯片系列,该系列器件有逐步取代FLEX 1