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INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 1 20122012 年第二届年第二届 北京大学生集成电路设计大赛北京大学生集成电路设计大赛 编编 写写 人人：* 编编写写时时间间 ：2012-09-16 参参赛赛队队员员 ：* * * 参参赛赛平平台台：华华大大九九天天EDA 软软件件 主题：全定制集成电路版图设计大赛主题：全定制集成电路版图设计大赛 INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 2 目目 录录 高速设计 PCB 仿真流程.1 1.1 高速信号与高速设计1 1.1.1高速信号的确定1 1.1.2传输线效应3 1.2 高速 PCB 仿真的重要意义.3 1.3 基于ALLEGRO的仿真设计流程.3 一设计目的：6 二设计原理：6 1.1.31、版图设计的目标：6 1.1.42、版图设计的内容：6 三设计规则（DESIGN RULE ）： 6 四设计内容：10 五版图绘制结果：11 六版图设计与绘制的体会总结：13 INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 1 高速设计高速设计 PCB 仿真流程仿真流程 本章介绍高速 PCB 仿真设计的基础知识和重要意义，并介绍基于 Cadence 的 Allegro SPB15.5 的 PCB 仿真流程。 1.1 高速信号与高速设计高速信号与高速设计 通常认为如果数字逻辑电路的频率达到或者超 50MHZ，而且工作在这个频率之上 的电路占整个电子系统的一定份量（比如说 1/3），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下 降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延 时大于 1/2 数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应， 见图 11 所示。 图 1-1 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收 端经过一段固定的延迟时间，如果传输延迟时间小于 1/2 的上升或下降时间，那么来自 接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状 态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。 1.1.1 高速信号的确定高速信号的确定 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在 PCB 设计中由实际布线长度决定。图 12 为信号上升时间和允许的布线长度(延时)的对应 INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 2 关系。PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网 线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为 0.2ns。 图 1-2 信号上升时间与允许布线长度的关系 设 Tr 为信号上升时间， Tpd 为信号线传播延时(见图 13)。如果 Tr4Tpd，信 号落在安全区域。如果 2TpdTr4Tpd，信号落在不确定区域。如果 Tr2Tpd，信号 落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。 图 1-3 信号传播延时与上升时间的关系 INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 3 1.1.2 传输线效应传输线效应 PCB 板上的走线可等效为图 1-4 所示的串联和并联的电容、电阻和电感结构。 图 1-4 传输线等效电路 基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应： 反射信号 延时和时序错误 多次跨越逻辑电平门限错误 过冲与下冲 串扰电磁辐射 1.2 高速高速 PCB 仿真的重要意义仿真的重要意义 从根本上讲，市场是电路板级仿真的强劲动力。在激烈竞争的电子行业，快速地将 产品投入市场至关重要，传统的 PCB 设计方法要先设计原理图，然后放置元器件和走 线，最后采用一系列原型机反复验证/测试。修改设计意味着时间上的延迟，这种延迟 在产品快速面市的压力下是不能接受的。 1.3 基于基于 allegro 的仿真设计流程的仿真设计流程 Cadence 板级系统设计的基本流程如图 1-5 所示： INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 4 图 1-5 Allegro 板级设计流程 基于 Cadence Allegro 设计工具的 PCB 设计流程图如图 1-6 所示： INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 5 图 1-6 Allegro PCB 设计流程 INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 6 以下是集成电路版图设计的部分流程与感想：以下是集成电路版图设计的部分流程与感想：(可作为参考可作为参考) 一设计目的：一设计目的： 1.通过本次实验，熟悉 L-edit 软件的特点并掌握使用 L-edit 软件的流程和设计 方法； 2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层 次关系，与此同时进一步了解集成电路版图设计的 准则以及各个图层的含义和设计 规则； 3.掌握数字电路的基本单元 CMOS 的版图，并利用 CMOS 的版图设计简单的门电路， 然后对其进行基本的 DRC 检查； 4. 掌握的掩模板设计与绘制。 C)B(AF 二设计原理：二设计原理： 1.1.3 1、版图设计的目标：、版图设计的目标： 版图 （layout） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、 各层拓扑定义等器件相关的物理信息数据。版图设计是创建工程制图（网表）的精确的 物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。 其设计目标有以下三方面： 满足电路功能、性能指标、质量要求； 尽可能节省面积，以提高集成度，降低成本； 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。 1.1.4 2、版图设计的内容：、版图设计的内容： 布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。 布线：设计走线，实现管间、门间、单元间的互连。 尺寸确定：确定晶体管尺寸（W、L） 、互连尺寸（连线宽度）以及晶体管与互连 之间的相对尺寸等。 版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。 布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check） 、电气 规则检查（ERC,Electrical Rule Check） 、版图与电路图一致性检验（LVS,Layout Versus Schematic ） 。 三设计规则（三设计规则（Design Rule ）：）： 设计规则是设计人员与工艺人员之间的接口与“协议” ， 版图设计必须无条件的服 INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 7 从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的 性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通 常有两类： 微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺 寸。 准则：用单一参数 表示版图规则，所有的几何尺寸都与 成线性比例。 设计规则分类如下： 1.拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。 2. 设计规则（相对值）：最小宽度 w=m、最小间距 s=n、最短露头 t=l、 离周边最短距离 d=h（ 由 IC 制造厂提供，与具体的工艺类型有关，m、n、l、h 为 比例因子，与图形类形有关） 。 宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离。 间距规则（Separation rule）：间距指各几何图形外边界之间的距离。 同一工艺层的间距(spacing) 不同工艺层的间距(separation) 交叠规则（Overlap rule） 交叠有两种形式： （1）一几何图形内边界到另一图形的内边界长度（intersect） （2）一几何图形外边界到另一图形的内边界长度（enclosure） INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 8 Intersect enclosure 因为物理结构直接决定晶体管的跨导、寄生电容和电阻，以及用于特定功能的 硅区，所以说物理版图的设计与整个电路的性能（面积、速度、功耗）关系密切。 另 一方面，逻辑门精密的版图设计需要花费很多的时间与精力。这在按照严格的限制对电 路的面积和性能进行优化时是非常需要的。但是，对大多数数字 VLSI 电路的设计来说， 自动版图生成是更好的选择（如用标准单元库，计算机辅助布局布线） 。为判断物理规 范和限制，VLSI 设计人员对物理掩膜版图工艺必须有很好的了解。 因为物理结构直接 决定晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理版图的设 计与整个电路的性能（面积、速度、功耗）关系密切 。CMOS 逻辑门掩膜版图的设计是 一个不断反复的过程。首先是电路布局（实现预期的逻辑功能）和晶体管尺寸初始化 （实现期望的性能规范） 。绘制出一个简单的电路版图，在图上显示出晶体管位置、管 间的局部互连和接触孔的位置。 MOSIS 版图设计规则（步骤举例）： INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 9 有了合适的版图结构后，就可以根据版图设计规则利用版图编辑工具绘出掩膜层。 这个过程可能需要多次反复以符合全部的设计规则，但基本布局不应有太大的改变。进 行 DRC（设计规则检查）之后，就在完成的版图上进行电路参数提取来决定实际的晶体 管尺寸，更重要的是确定每个节点的寄生电容。提取步骤完成后，提取工具会自动生成 一个详细的 SPICE 输入文件。在就可以使用提取的网表通过 SPICE 仿真确定电路的实际 性能，如果仿真出的电路性能（如瞬态响应时间或功耗）与期望值不相符，就必须对版 图进行修改并重复上面的过程。版图修改主要是对晶体管尺寸中的宽长比进行修改。这 是因为管子的宽长比决定器件的跨导和寄生源极和漏极电容。为了减小寄生效应，设计 者也必须考虑对电路结构进行局部甚至全部的修改。 掩膜版图设计流程图: INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 10 四设计内容：四设计内容： 1、设计一个 CMOS 反相器： 要求：采用 N 阱工艺完成 CMOS 反相器版图的设计。 解析： P 型 MOS 管必须放在 n 阱区。 PMOS 的有源区、n 阱和 n区的最小重叠区决定 n 阱的最小尺寸。 n有源区同 n 阱间的最小间距决定了 nMOS 管和 pMOS 管的距离。 通常，将 nMOS 管和 pMOS 管的多晶硅栅极对准，这样可以由最小长度的多晶硅 线条组成栅极连线。在一般版图中要避免出现长的多晶硅连接的原因在于多晶硅线条过 高的寄生电阻和寄生电容会导致明显的 RC 延时。 掩膜版图的最后一步是在金属中形成输出节点 VDD 和 GND 接触孔间的局部互连。 掩膜版图中的金属线尺寸通常由金属最小宽度和最小金属间距（同一层上的两 INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 11 条相邻线间）决定。 为了得到合适的偏置，n 阱区必须也有一个 VDD 接触孔。 每当有源区被 nSelect 包围时就形成 n+ 每当有源区被 pSelect 包围时就形成 p+ 每当多晶穿越 n+区时就形成 nFET 每当多晶穿越 p+区时就形成 pFET 若无接触孔（有源区接触、多晶接触、通孔） ，n+、p+、多晶硅、各层金属即使相 互交叉，也不会形成电连接 2、设计： C)B(AF 设计规则：多晶硅最小宽度为 2 解析：设计步骤大体和 COMS 反相器差不多，只是过比 CMOS 反相器复杂，需注意各 层之间的连接关系。 五版图绘制结果：五版图绘制结果： 1 CMOS 反相器的版图设计结果 有错误的版图 正确的版图 INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 12 2. 的版图设计结果： C)B(AF 有错误的结果 正确的版图 INTEGRATED CIRCUIT DESIGN 北北 京京 电电 子子 学学 会会 13 六版图设计与绘制的体会总结：六版图设计与绘制的体会总结： 通过这次华大九天 EDA 软件的训练，我已经初步的掌握了华大九天 EDA 软件的基本 操作方法，并能够独立的运用该软件设计版图，灵活的根据要求绘制版图，我想这对我 今后学习或者工作大有裨