杭州端德教育硬件工程师课程基础单元概述5.doc

杭州端德教育 硬件工程师培训plc硬件设计培训/fpga硬件设计培训/杭州端德教育硬件工程师课程基础单元概述5概述作为一名合格的电子硬件工程师，数子电路设计和模拟电路设计是基础，必须要掌握。FPGA是电子专业的一个小小的方向，其实是大部分的电子工程师都要掌握的技能。FPGA作为载体，并且与FPGA相连接的外围电路，不仅要涉及模拟电路的知识，数字电路将占很重要的部分。前面的课程我们对基础的模拟电路做了简单介绍，包括基本三极管放大电路设计，集成运放电路设计，以及电源电路设计，接下来，我们将对数字电路中的组合逻辑电路和时序逻辑电路做简单介绍。3 组合逻辑电路3.1 概述在数字系统中，根据逻辑功能的不同，数字电路分为组合逻辑电路和时序逻辑电路两大类。若一个数字逻辑电路在某一时刻的输出，仅仅取决于这一时刻的输入状态，而与电路原来的状态无关，则该电路称为组合逻辑电路。组合逻辑电路的结构特点：只能由门电路组成；电路的输入与输出无反馈路径；电路中不包含记忆单元3.2 组合逻辑电路的分析方法和设计方法所谓组合逻辑电路的分析就是根据已知的组合逻辑电路，确定其输入与输出之间的逻辑关系，验证和说明该电路逻辑功能的过程。对给定的一个组合逻辑电路，确定其输入与输出之间的逻辑关系，验证和说明该电路逻辑功能的过程。所谓设计就是根据给定的功能要求，求出实现该功能的最简单的组合逻辑电路。3.2.1组合逻辑电路的分析方法1、基本分析方法逻辑图 从输入到输出逐级写出 逻辑表达式 化简 最简与或表达式 真值表 电路的逻辑功能2、分析举例 例分析下列电路的逻辑功能逻辑图：逻辑表达式：最简与-或表达式： 真值表：A B CY0 0 010 0 110 1 010 1 111 0 011 0 111 1 001 1 10电路的逻辑功能：电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。可用与非门实现：3.2.2 组合逻辑电路的设计方法1、基本设计方法电路功能描述 穷举法 真值表 逻辑表达式或卡诺图 最简与-或表达式 逻辑变换 逻辑电路图3.3 编码器用符号或数字表示特定对象的过程。实现编码操作的电路称为编码器。3.3.1 二进制编码器1、何为二进制编码器？能够将各种输入信息编成二进制代码的电路称为二进制编码器。2、n位二进制代码只能对个信号进行编码。3、举例：三位二进制编码器输入8个互斥的信号输出3位二进制代码真值表：输入I输 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 13.3.2优先编码器优先编码器：在多个信息同时输入时，只对输入中优先级别最高的信号进行编码。在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。优先级别：编码者规定。举例：10线4线优先编码器（8421 BCD码优先编码器）真值表（设优先级别从I9至I0递降）：逻辑表达式：集成10线-4线优先编码器输入端和输出端都是低电平有效，其逻辑符号如下：逻辑符号 图形符号3.4 译码器将每一组输入二进制代码“翻译”成为一个特定的输出信号，用来表示该组代码原来所代表信息的过程称为译码。把代码状态的特定含义翻译出来的过程称为译码。译码是编码的逆过程。实现译码的电路称为译码器。3.4.1 二进制译码器它是将输入二进制代码“翻译”成为原来对应信息的组合逻辑电路。有n个输入端，个输出端。且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。4、举例：译码器CT74LS138（中规模集成电路）3.4.2 二 十进制译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。或：将输入的4位BCD码翻译成09十个相应输出信号的电路称为二-十进制译码器。它有四个输入端，十个输出端。二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。3、举例：4线-10线译码器CT74LS42（中规模集成电路）输入：8421BCD代码；输出：为低电平有效。3.4.3 数码显示译码器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。组成：主要是译码器+驱动器，通常这二者都集成在一块芯片上。1、七段数字显示器常见的七段数字显示器有半导体数码显示器（LED）和液晶显示器（LCD）等。这种显示器由七段发光的字段组合而成。LED是利用半导体构成的。而LCD是利用液晶的特点制成的。由七段发光二极管组成的数码显示器如下：显示举例（共阴极）：2、七段显示译码器：4线7段译码器/驱动器CC14547（1）真值表(补充见课本表6.4.3)（2）逻辑表达式：（3）功能如下：消隐功能。当=0时，输出ab都为低电平0，各字段都熄灭，显示器不显示数字。数码显示。当=1时，译码器工作。当、（D、C、B、A）端输入8421BCD码时，译码器有关输出端输出高电平1，数码显示器显示与输入代码相对应的数字。（4）逻辑功能示意图3.4.4 用译码器实现组合逻辑函数对于二进制译码器，其输出为输入变量的全部最小项，而且每一个输出函数Yi为一个最小项。因为任何一个逻辑函数都可变换为最小项之和的标准式，因此，利用二进制译码器再辅以门电路，可用于实现单输出或多输出的组合逻辑函数。3.5数据选择器和分配器从多路输入信号中选择其中一路进行输出的电路称为数据选择器。在地址信号控制下，从多路输入信息中选择其中的某一路信息作为输出的电路称为数据选择器数据选择器又叫多路选择器，简称MUX。用数据选择器实现组合逻辑函数1、基本原理（1）具有标准与或表达式的形式。（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。2、基本步骤逻辑函数（n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。）确定数据选择器求Di 画连线图举例：用数据选择器实现组合逻辑函数 （1）3个变量，选用4选1数据选择器： 74LS153（2）74LS153有两个地址变量：A1=A、A0=B（3）选用不同的方法求Di。3.6 加法器和数值比较器加法器是计算机中不可缺少的组成单元，应用十分广泛。此外，计算机中还要经常对两个数的大小进行比较。因此，加法器和数值比较器是常用的中规模集成电路。3.6.1 加法器一、半加器概念：能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。1、半加器真值表2、输出逻辑函数二、全加器概念：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。真值表 2、输出逻辑函数Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 13、全加器的逻辑图和逻辑符号表达式：4、用与或非门实现三、加法器1、串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。逻辑电路图：特点：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（超前进位加法器）4位超前进位加法器递推公式集成二进制4位超前进位加法器3.6.2 数值比较器用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。一、1位数值比较器，设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。A BL1(AB) L2(AB AB AB3A3B2A2B1A1B0A0B、AB和A=B。A与B是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(AB)、L2(AB)、和L3(AB)分别表示本级的比较结果。设，余类推。逻辑图：3.7 组合逻辑电路中的竞争冒险3.7.1 竞争冒险现象及其产生的原因同一个门的输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的舆到达门输入端的时间会有先有后，这种现象称为竞争。逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲（又称过渡干扰脉冲）的现象，称为冒险。在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。在组合逻辑函数中，是否存在冒险现象，可通过逻辑函数来判别。如根据组合逻辑电路写出的输出逻辑函数在一定条件下可简化成下列两种形式时，则该组合逻辑电路存在冒险现象。3.7.2 消除冒险现象的方法1、加封锁脉冲。2、加选通脉冲。3、接入滤波电容。4、修改逻辑设计。举例：消除下列电路中的冒险现象。4 时序逻辑电路4.1 概述时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。 （1） 根据时钟分类，同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。（2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。4.2 时序逻辑电路的分析方法时序电路的分析步骤：电路图 时钟方程、输出方程、驱动方程 状态方程 计算 状态表（状态图、时序图） 判断电路逻辑功能 分析电路能否自启动。4.3 计数器在数字电路中，能够记忆输入脉冲CP个数的电路称为计数器。计数器累计输入脉冲的最大数目称为计数器的“模”，用M表示。计数器的“模”实际上为电路的有效状态。计数器的应用：计数、定时、分频及进行数字运算等。计数器的分类：(1)按计数器中触发器翻转是否同步分：异步计数器、同步计数器。(2)按计数进制分：二进制计数器、十进制计数器、N进制计数器。(3)按计数增减分：加法计数器、减法计数器、加/减法计数器。4.3.1 异步计数器一、异步二进制计数器1、异步二进制加法计数器由JK触发器组成的4位异步二进制加法计数器。分析方法：由逻辑图到波形图（所有JK触发器均构成为T/ 触发器的形式，且后一级触发器的时钟脉冲是前一级触发器的输出Q），再由波形图到状态表，进而分析出其逻辑功能。2、异步二进制减法计数器减法运算规则：0000-1时，可视为（1）0000-1=1111；1111-1=1110，其余类推。由JK触发器组成的4位异步二进制减法计数器的工作情况分析略。二、异步十进制加法计数器由JK触发器组成的异步十进制加法计数器的由来：在4位异步二进制加法计数器的基础上经过适当修改获得。有效状态：00001001十个状态；无效状态：10101111六个状态。三、集成异步计数器CT74LS290为了达到多功能的目的，中规模异步计数器往往采用组合式的结构，即由两个独立的计数来构成整个的计数器芯片。如：74LS90（290）：由模2和模5的计数器组成；74LS92 ：由模2和模6的计数器组成；74LS93 ：由模2和模8的计数器组成。2、利用反馈归零法获得N（任意正整数）进制计数器（1）写出状态SN的二进制代码。（2）求归零逻辑（写出反馈归零函数），即求异步清零端（或置数控制端）信号的逻辑表达式。（3）画连线图。举例：试用CT74LS290构成模小于十的N进制计数器。CT74LS290则具有异步清零和异步置9功能。4.3.2 同步计数器一、同步二进制计数器1、同步二进制加法计数器2、同步二进制减法计数器3、集成同步二进制计数器CT74LS1614、反馈置数法获得N进制计数器方法如下：写出状态SN-1的二进制代码。求归零逻辑，即求置数控制端的逻辑表达式。画连线图。5、同步二进制加/减计数器二、同步十进制加法计数器8421BCD码同步十进制加法计数器电路分析4.3.3 利用计数器的级联获得大容量N进制计数器计数器的级联是将多个计数器串接起来，以获得计数容量更大的N进制计数器。1、异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。举例：7