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文档简介

4 组合逻辑电路,4.1 组合逻辑电路的分析 4.2 组合逻辑电路的设计 4.3 组合逻辑电路中的竞争和冒险 4.4 常用组合逻辑集成电路 4.5 组合可编程电路 *4.6 用VerilogHDL描述组合逻辑电路,1. 掌握组合逻辑电路的分析方法和设计方法; 2. 理解组合逻辑电路中的竞争和冒险产生的原因,掌握竞争和冒险存在判断以及消除的方法; 3. 掌握典型组合逻辑集成电路的逻辑功能,学会阅读MSI器件的功能表,能根据器件的功能正确应用; 5. 掌握PLD的表示方法,能用PLD实现组合逻辑电路。,教学要求,数字逻辑电路,组合逻辑电路无记忆功能 时序逻辑电路有记忆功能,组合逻辑电路是指电路任意时刻的输出仅仅取决于该时刻的输入,而与电路原来的状态无关。其特点: 信号是单向传输,输出、输入之间没有反馈延迟通路; 无记忆功能,所以电路中不含具有记忆功能的元件。,引言,数字逻辑电路的研究任务和研究方法 研究的两个任务 逻辑电路分析:对已知的逻辑电路, 用逻辑函数来描述, 并以此列出它的真值表, 确定其功能。 逻辑电路设计:根据实际中提出的逻辑功能, 设计出实现该逻辑功能的电路。 研究方法 基本方法:用逻辑代数作为基本理论的传统方法。 研究的关注点:输出与输入的逻辑关系。,引言,逻辑电路分析 是指对一个给定的逻辑电路,找出其输出与输入之间的逻辑关系,分析清楚它的逻辑功能。 逻辑电路分析是研究数字系统的一种基本技能。 组合逻辑电路分析一般步骤如右,列出输出函数真值表,由给定的逻辑图,写出输出函数表达式,输出函数化简与变换,逻辑功能评述,4.1 组合逻辑电路的分析,例4.1.1 逻辑电路如图,分析其功能。,写表达式,列真值表,功能评述 由真值表可以看出,输入变量的取值中有奇数个1时,L为1,否则L为0,电路具有为奇校验功能。,如要实现偶校验,电路应做何改变?,4.1 组合逻辑电路的分析,逻辑函数的波形图 波形图比较直观地反映输出与输入之间的逻辑关系。 为了避免出错,通常是根据输入波形变化分段,然后逐段画出输出波形。 例如画出例4.1.1的波形 例4.1.1的输出逻辑函数为:,例4.1.1的波形分析图,0 0 0,第1段,画出ABC=000波形 第2段,画出ABC=001波形 第3段,画出ABC=010波形,1 0 0,0 1 0,4.1 组合逻辑电路的分析,例:逻辑电路如图,分析其功能。,写表达式,列真值表,1,1,1,1,0,0,0,0,功能评述 由真值表可以看出,在输入3个变量中只要有2个或2个以上变量为1,则输出为1。电路功能概括为:三变量多数表决器。,4.1 组合逻辑电路的分析,P,N,Q,例4.1.2 逻辑电路如图,分析其功能。,写表达式,P1,P2,P3,P4,输出函数化简与变换,4.1 组合逻辑电路的分析,例4.1.2 逻辑电路如图,分析其功能。,输出函数,列真值表,功能评述 电路逻辑功能是对输入的二进制码ABC求反码XYZ。最高位为符号位,0表示正数,1表示负数,正数的反码与原码相同;负数的数值部分是在原码的基础上逐位求反。,4.1 组合逻辑电路的分析,逻辑电路设计 根据要求完成的逻辑功能,求出实现该功能的逻辑电路。 逻辑电路设计是逻辑电路 分析的逆过程。 分析 给定电路 分析功能 设计 给定功能 设计电路 逻辑电路设计又称逻辑电 路综合。,组合逻辑电路设计一般步骤 1.逻辑抽象(最关键):根据实际逻辑问题的因果关系确定输入、输出变量,并定义逻辑状态的含义; 2.根据逻辑描述列出真值表; 3.由真值表写出逻辑表达式; 4.根据所采用的逻辑器件的类型,简化和变换逻辑表达式; 5.画逻辑电路图。,4.1 组合逻辑电路的设计,例: 设计三变量表决器,其中A具有否决权。,1.逻辑抽象 分析要求,确定输入输出变量。 输入:A、B、C “0”反对,“1”赞成 输出:F “0”否决,“1”通过 2.列真值表,0,0,0,0,0,1,1,1,3.化简,0,0,0,1,0,0,1,1,F的卡诺图,AC,AB,F =AB + AC,要求用与非门实现,变换成 “与非”形式,4.画逻辑电路图,4.2 组合逻辑电路的设计,可以采用真值表的简洁表示 例如,描述:A=0,B=1,则F=1;A=1,则F=1,4.2 组合逻辑电路的设计,0,1,1,0,1,1,1,1,真值表,1,1,A,表达式:F = A +,= A + B,例:某火车站有特快、直快和慢车三种类型的客运列车进出,试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路,3个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车,要求当特快列车请求进站时,无论其它两种列车是否请求进站,一号灯亮。当特快没有请求,直快请求进站时,无论慢车是否请求,二号灯亮。当特快和直快均没有请求,而慢车有请求时,三号灯亮。 解:1.逻辑抽象确定输入、输出变量与状态 输入信号:I0、I1、I2分别为特快、直快和慢车的进站请求信号且有进站请求时为1,没有请求时为0。 输出信号: L0、L1、L2分别为3个指示灯状态,灯亮为1,灯灭为0。,4.2 组合逻辑电路的设计,4.2 组合逻辑电路的设计,2.列真值表,3.由真值表写出逻辑表达式;,4.根据所采用的逻辑器件,变换为与非表达式;,5.画逻辑电路图,4.2 组合逻辑电路的设计,例4.2.2 试设计一个码转换电路,将4位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。 解:(1) 明确逻辑功能,列出真值表 设输入变量为G3、G2、G1、G0为格雷码,输出变量B3、B2、B1、B0为自然二进制码。 列出逻辑电路真值表,0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1,真值表,4.2 组合逻辑电路的设计,例4.2.2,真值表,G3,(2) 用卡诺图化简输出函数和变换。,4.2 组合逻辑电路的设计,例4.2.2,真值表,(2) 用卡诺图化简输出函数和变换。,4.2 组合逻辑电路的设计,例4.2.2 (2) 用卡诺图化简输出函数和变换。,(3) 根据逻辑表达式,画出逻辑图,4.3 组合逻辑电路中的竞争冒险,前面,只研究了输入和输出稳定状态的关系,而没有考虑实际电路中信号的时延问题。实际上,信号经过任何逻辑门都需要一定的时间。信号经过不同路径传输的时间不同,会造成电路在信号变化的瞬间,可能与稳态下的逻辑功能不一致,产生错误输出,这种现象就是电路中的竞争冒险。,4.3 组合逻辑电路中的竞争冒险,4.3.1 产生竞争冒险的原因,通过简单例子说明 如图,L=AB, A=0,B=1或A=1,B=0都有L=0 若A:01,B:1 0 A、B变化同时发生,L=0不变, 若由于前级门电路延时的差异,使B:1 0滞后,则在瞬间输出一个错误的“1”。,错误的“1”,例如如图所示电路,当A=1,B=1时无论C怎样 变化,应该 但在实际电路中,由于有竞争冒险,当变量C发生变化时,产生了错误的“0” 。,C,d,e,g,L,tpd,分析A=B=1不变时,C变化产生错误“0” 假定各种门的时延都是相同的tpd。,g,4.3 组合逻辑电路中的竞争冒险,d,e,错误的“0”,4.3.1 产生竞争冒险的原因,4.3 组合逻辑电路中的竞争冒险,基本概念 竞争:当一个逻辑门的两个输入端的信号同时向相反方向变化,而变化的时间有差异的现象。 冒险:两个输入端的信号取值的变化方向是相反时,如门电路输出端的逻辑表达式简化成两个互补信号相乘 或者相加 ,由竞争而可能产生输出干扰脉冲的现象。,4.3.1 产生竞争冒险的原因,1、代数法 检查是否存在具有竞争条件的变量,即是否X、X都存在。 其他变量各种取值依次代入函数表达式。,具有竞争条件的变量:A、C,考察A,BC各种取值依次代入F,BC=11时,A的变化可能使电路产生错误“0” 。,考察C,AB各种取值依次代入F,C的变化不可能使电路产生竞争冒险。,4.3 组合逻辑电路中的竞争冒险,竞争冒险的判断,2、卡诺图法适合描述电路的逻辑函数是与-或表达式。 作卡诺图。 画表达式中各与项的卡诺圈。 观察,若发现两个卡诺圈相切,则该电路可能存在竞争冒险。,1,1,1,1,1,1,1,1,F卡诺图,相切,判断:由于存在两个卡诺圈相切,电路可能产生竞争冒险。 进一步可知:相切发生在 A=0,B=1 , D=1时,当A=0,B=1, D=1时,C的变化可能使电路产生错误 “0” 。 用代数法验证 :将A=0,B=1 , D=1代入F时:,4.3 组合逻辑电路中的竞争冒险,竞争冒险的判断,1. 发现并消除互补变量 例如,逻辑函数F = ( A + B )( A + C )描述的电路。 B = C = 0时,F = A A,可能出现竞争冒险。 为消掉A A,变换逻辑函数式为 F = AC + AB + BC B = C = 1时,F = A + A + 1, A的变化不可能使电路产生竞争冒险。,4.3 组合逻辑电路中的竞争冒险,4.3.2 消去竞争冒险的方法,2. 增加冗余乘积项,避免互补项相加 电路如图。,4.3 组合逻辑电路中的竞争冒险,4.3.2 消去竞争冒险的方法,A=B =1时, ,可能出现竞争冒险。,AC,相切,若在卡诺图中存在某两个卡诺圈相切,则用一个多余的卡诺圈将相切处相邻最小项圈起来,多余的卡诺圈对应与项就是要加入的冗余项。,AB,+ AB,A=B =1时, ,不可能出现竞争冒险。,1,3. 输出端并联电容器 如果逻辑电路在较慢速度下工作,为了消去竞争冒险,可以在输出端并联一电容器,致使输出波形上升沿和下降沿变化比较缓慢,可对于很窄的负跳变脉冲起到平波的作用。,4.3 组合逻辑电路中的竞争冒险,4.3.2 消去竞争冒险的方法,420pF,L,L,无电容,有电容,错误“0”,错误“0” 消除,门电路输出电阻,许多常用的组合逻辑电路被制成了中规模集成电路(MSI),广泛应用于数字电路和数字系统的设计中。 1. 这些典型集成电路本身就是一种完美的逻辑设计作品,考虑周到,功能齐全,值得我们在组合逻辑电路设计时学习和借鉴。 . 具有各种使能、控制输入,提供各种信息输出; . 具有扩展、级联的功能; . 通用性强。 2. 学习典型组合逻辑集成电路的重点是应用。 . 要能够通过阅读MSI器件的功能表,掌握器件的逻辑功能; . 能根据器件的功能正确应用。,4.4 若干典型组合逻辑集成电路,1、编码器的定义与工作原理 编码:赋予二进制代码特定含义的过程称为编码。 如:8421BCD码中,用1000表示数字8,即数字8编码为1000。 如:ASCII码中,用1000001表示字母A等,即字母A编码为1000001。 编码器:具有编码功能的逻辑电路。 编码器的逻辑功能:能将每一个需要编码的输入信号变换为不同的二进制的代码输出。 如BCD编码器:将10个编码输入信号分别编成10个4位BCD码输出。 如8线-3线编码器:将8个输入信号分别编成 8个3位二进制数码输出。,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,1、编码器的定义与工作原理 编码器理解:一个计算机系统有200个中断源I0、I1 I198、I199 ,任何一个中断源请求中断时系统都能响应。是不是每一个中断源都要连接1根线到系统?,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,INT,EN,DATA BUS,两个中断源同时请求中断怎么办?,1、编码器的定义与工作原理编码器分类 编码器的分类:普通编码器和优先编码器。 普通编码器:任何时候只允许输入一个有效编码信号,否则输出就会发生混乱。 优先编码器:允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时,优先编码器能按预先设定的优先级别,只对其中优先权最高的一个进行编码。,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,1、编码器的定义与工作原理 (1). 普通编码器,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,二进制编码器的结构框图,例如n=3,2n=23=8 8线3线二进制编码器 Ii =1有效,I0 =1:输出 000 I1 =1 :输出001 I2 =1 :输出010 I3 =1 :输出011 I4 =1 :输出100 I5 =1 :输出101 I6 =1 :输出110 I7 =1 :输出111,只允许一个信号有效,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,1、编码器的定义与工作原理 (1). 普通编码器 4线2线普通编码器设计 要求: 输入信号高电平有效;,逻辑框图,真值表,输出函数表达式:,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,1、编码器的定义与工作原理 (1). 普通编码器 4线2线普通二进制编码器设计,输出函数表达式:,根据输出函数画出逻辑电路:,I2 = I3 = 1 , I1= I0= 0时, Y1Y0 = ?,Y1Y0 = 00,输入端两个或两个以上信号同时有效,输出混乱。,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,1、编码器的定义与工作原理 (2).优先编码器 实际应用中,经常有两个或更多输入编码信号同时有效,必须根据轻重缓急,规定好这些外设允许操作的先后次序,即优先级别。 优先编码器:识别多个编码请求信号的优先级别,并进行相应编码的逻辑部件称为优先编码器。 允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时,优先编码器能按预先设定的优先级别,只对其中优先权最高的一个进行编码。,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,1、编码器的定义与工作原理 (2).优先编码器 4线2线优先编码器设计 要求:输入信号高电平有效; 输入信号优先级为: I3 I2 I1 I0 设计的电路如图,真值表,输出函数表达式:,当所有的输入都为1时,Y1Y0 =11,与I3=1输出一致。,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,例4.4.1 分析键盘输入数字,输出8421BCD码普通编码器,按键输入,代码输出,=1,表示有键按下,输入低电平有效,GS=1,表示已输入有效的编码信号。,键盘输入8421BCD码编码器功能表,输入低电平有效,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,2. 集成电路编码器 介绍优先编码器CD4532,引脚排列图,逻辑符号,8个信号输入端I0I7,3个编码输出端Y0Y2,输入使能端,输出使能端,编码器工作状态标志,高优先级,低优先级,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,优先编码器CD4532功能表 输入 H 有效,EI:输入使能端; EO:输出使能端;GS:编码器工作状态标志 优先级传递:EI=1,I7 I0全无效, EO=1,允许下级编码,否则不允许。,4.4 若干典型组合逻辑集成电路,4.4.1 编码器,例4.4.2 二片CD4532构成16线-4线优先编码器如图,分析其工作原理。,解: GS=GS1+GS0 L3 =GS1 ,Li =Y1i+ Y0i . EI=0, EO1=0,EO=EO0=0 GS1=0,GS0=0,GS=0 Y12Y11Y10 = Y02Y01Y00 = 000,L3L2L1L0 =0000,EI,. EI=1,A15 A8无有效输入, Y12Y11Y10 = 000 ,L3 =GS1=0, EO1=1,片0允许编码,L3L2L1L0 =0Y02Y01Y00 ,07; . EI=1,A15 A8至少有一个有效输入, EO1=0,片0不允许编码, Y02Y01Y00 = 000,L3 =GS1=1,L3L2L1L0 =1Y12Y11Y10 ,815;,EO,GS,L3,L2,L1,L0,优先级,1,0,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,1、译码器的定义与功能 译码:译码是编码的逆过程,它能将二进制码翻译成代表某一特定含义的信号 (即电路的某种状态) 。 译码器:具有译码功能的逻辑电路称为译码器。 译码器的分类: 唯一地址译码器:将输入代码转换成与之对应的唯一有效信号。 代码变换器:将一种代码转换成另一种代码。,二进制译码器 二十进制译码器 显示译码器,常见译码器,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,1、译码器的定义与功能 介绍二进制地址译码器:,例如n=3,2n=23=8 3线8线二进制译码器 只有EI有效,才能译码。,I2 I1 I0 =000,Y0 有效 I2 I1 I0 =001,Y1 有效 I2 I1 I0 =010,Y2 有效 I2 I1 I0 =111,Y7 有效,二进制译码器结构图,将输入代码转换成与之对应的唯一有效信号。,1、译码器的定义与功能 地址译码理解:一个计算机系统有200个外设P0、P1 P199 。 是不是系统要200根控制信号控制对应的三态门?,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,地址译码器,要几根地址总线?,1、译码器的定义与功能 2线4线二进制译码器分析,4.4 若干典型组合逻辑集成电路,2线4线二进制译码器,使能端,1,0,使能端 有效 输出端: 低电平有效,无效,1,0,2线4线二进制译码器功能表,4.4.2 译码器/数据分配器,4.4 若干典型组合逻辑集成电路,2、 集成电路译码器 (1). 二进制译码器 74HC139集成译码器 2线4线二进制译码器,74HC139功能表,逻辑符号框外部的符号,表示外部输入或输出信号名称,字母上面的“”号说明该输入或输出是低电平有效。 输出提供了全部最小项的反。,4.4.2 译码器/数据分配器,4.4 若干典型组合逻辑集成电路,2、 集成电路译码器 (1). 二进制译码器 74HC138集成译码器,3线8线二进制译码器,引脚排列图,逻辑符号,使能端,使能,4.4.2 译码器/数据分配器,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,74HC138内部电路分析如下 当E=0, 当E=1,,,E=1,无效,A2 A1 A0 0 0 0 Y0 =0 0 0 1 Y1 =0,74HC138集成译码器功能表,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,74HC138 应用 例:用两片3-8译码器扩展为4-16译码器,A3=0, 片使能, A3=1, 片使能 A3 A2 A1 A0 0 0 0 0 片 0 0 0 1 片 0 1 1 1 片 1 0 0 0 片 1 1 1 1 片,实现了用两片3-8译码器扩展为4-16译码器,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,74HC138 应用 例4.4.3 用74X139和74X138构成5线-32线译码器,B4B3=00, 片0使能,B4B3=01,片1使能 B4B3=10, 片2使能,B4B3=11,片3使能 B4 B3 B2 B1 B0 0 0 0 0 0 片0 0 1 0 0 0 片1 1 0 0 0 0 片2 1 1 0 0 0 片3,74HC138 应用实现各种组合逻辑功能 74138 提供了3变量所有最小项的反,而任何组合逻辑函数均可由若干最小项相或组成,利用74138提供最小项很方便实现组合逻辑功能。 例4.4.4 用一片74HC138实现函数,解:,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,设计电路如图:,使能有效,74HC138 应用实现各种组合逻辑功能,例 用74138和适当与非门,设计全减器。 解:输入:Ai被减数,Bi减数,Gi-1低位借位。 输出:Di本位差, Gi向高位的借位。,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,从真值表得到表达式:,列真值表,设计电路如图:,观察减法,1 0 1 0 0 1 1 1,1,1,0,0,.,.,.,Ai,Bi,Gi-1,Di,Gi,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,74HC138 应用组成数据分配器 数据分配器:相当于多输出的单刀多掷开关,是一种能将从数据分时送到多个不同的通道上去的逻辑电路。 数据分配器示意图,A2 A1 A0 =000,Y0 =D A2 A1 A0 =001,Y1 =D A2 A1 A0 =111,Y7 =D,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,74HC138 应用组成数据分配器 数据分配器可用唯一地址译码器实现,如图74HC138组成数据分配器。,数据分配器,74HC138译码器组成数据分配器功能表,EN=1,使能,0,0,1,1,思考1:若D是一个方波信号,则对应输出为何种波形? 思考2:若D从E3输入,仍是方波信号,则对应输出为何种波形?,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,(2). 二十进制译码器74HC42 功能:将8421BCD码译成10个状态输出。 对于BCD代码以外的伪码(10101111这6个代码)Y0 Y9 均为高电平。,74HC42译码器功能表,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,(3).七段显示译码器 在数字测量仪表和各种数字系统中,需要将数字量直观地显示,数字显示电路通常由译码驱动器和显示器等组成。数码显示器就是用来显示数字或符号的器件,通常使用的有发光二极管(LED)显示器和液晶显示器。,如图所示是LED七段数字显示器, 八段数字显示器比七段多小数点dp。,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,LED显示器,LED(Light Emitting Diode):发光二极管的缩写。 常用的LED显示器为七段(八段),每一段对应一个发光二极管。 LED显示器有共阳极和共阴极两种。如图所示。对于共阴极,a、b、c、d、e、f、g、dp为高电平时点亮;对于共阳极,为低电平时点亮。,1,0,1,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,为使LED显示不同数字,就要为LED提供段码(或称字型码)。 分析共阴极LED显示器段码,当引脚为高电平时,LED发光。,显示 a b c d e f g db 段码 1 1 1 1 1 1 0 0 FCH 0 1 1 0 0 0 0 0 60H 1 1 0 1 1 0 1 0 DAH,0,1,2,七段显示译码器,就是将输入的十进制数代码进行译码,输出段码abcdefg,点亮LED显示器的各段,显示对应的数码。,a b c d e f g db,4.4.2 译码器/数据分配器,4.4 若干典型组合逻辑集成电路,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,(3).七段显示译码器 介绍CMOS七段显示译码器74HC4511。,74HC4511逻辑符号,74HC4511译码器基本功能表,输入 BCD码,输出七段码,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,(3).七段显示译码器 基本功能电路设计,74HC4511译码器基本功能表,D3,除了基本功能外,希望有什么辅助功能?,74HC4511设有3个辅助控制信号LE、 灯测试输入 低电平有效。 0时,无论其它输入端是什么状态,译码输出ag全为1 , 数码管全亮,应显示8。正常工作时 1。 灭灯输入 低电平有效。 当 =0,并且 =1,无论其它输入端是什么状态,译码输出ag全为0,使得驱动的数码管熄灭。该输入端用于不需要显示时熄灭。,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,测试数码管,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,例4.4.6 由74HC4511构成24小时及分钟的译码电路如图所示,试分析小时高位是否具有零熄灭功能。,当H7H6H5H4=0000时,片(0) 其译码输出ag全为0,使得驱动的数码管(0)熄灭,小时高位具有零熄灭功能。,0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0,0, 锁存使能输入LE 上升沿有效。 在 的条件下,当LE=0,译码输出随输入变化而变化;当LE从0跳变到1,当前输入码被锁存,译码输出只取决锁存器的内容,而与输入无关。,4.4 若干典型组合逻辑集成电路,4.4.2 译码器/数据分配器,1,1,0 0 0 1,0,1 0 0 0,0,1. 数据选择器的定义与功能 数据选择器:能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关,又称“多路开关” 。 数据选择的功能:在通道选择信号的作用下,将多个通道的数据分时传送到公共的数据通道上去的。,4.4 若干典型组合逻辑集成电路,4.4.3 数据选择器,分析8选1数据选择器 A2 A1 A0 =000,Y =I0 A2 A1 A0 =001,Y =I1 A2 A1 A0 =111,Y =I7,1. 数据选择器的定义与功能 4选1数据选择器,4.4 若干典型组合逻辑集成电路,输入I0I1I2I3; 输出Y; 控制变量S1S0 ; 使能端E, E=1,Y=0 ; E=0使能。 使能有效后输出表达式为:,2n路MUX输出表达式:,功能表,4.4.3 数据选择器,Y,2. 集成电路数据选择器 8选1数据选择器 74HC151,4.4 若干典型组合逻辑集成电路,使能有效后输出表达式为:,功能表,反相输出端,4.4.3 数据选择器,数据选择器应用 . 数据选择器的扩展 位扩展 用两片74HC151组成二位八选一的数据选择器 电路如图 使能有效后输出表达式为:,4.4 若干典型组合逻辑集成电路,S2 S1 S0 Y1 Y0 0 0 0 D10 D00 0 0 1 D11 D01 1 1 0 D16 D06 1 1 1 D17 D07,4.4.3 数据选择器,数据选择器应用 . 数据选择器的扩展 字扩展 将两片74HC151连接成16选1数据选择器,如图 D=0,片0使能,Y1=0,4.4 若干典型组合逻辑集成电路,D=1,片1使能,Y0=0,Y1,Y0,4.4.3 数据选择器,例如74HC151 在使能时,若 D0=D3=D5=D7=0 D1=D2=D4=D6=1 Y=m1+m2+m4+m6 控制Di ,就可得到不同的逻辑函数,数据选择器应用 . 逻辑函数产生器 可作为逻辑函数产生器实现各种逻辑函数功能。,4.4 若干典型组合逻辑集成电路,用具有n个控制变量的MUX,实现m个变量的逻辑函数,有两种实现方法: a. m=n实现方法:将函数m个变量依次连接到MUX n个控制变量,将函数表示成最小项形式。若函数表达式中包含最小项mi,则相应MUX的Di接1,否则接0。 b. m=n+1的实现方法:从函数n+1个变量中任选n个变量作为MUX控制变量,并根据所选定的控制变量将函数变换成 的形式,然后再确定Di,4.4.3 数据选择器,例4.4.7 试用 8选1MUX74HC151产生逻辑函数 解:函数3个变量m=3,MUX3个控制变量n=3,m=n 将逻辑函数表示成最小项形式,4.4 若干典型组合逻辑集成电路,74HC151输出函数,比较L和Y可知, 当S2S1S0ABC,且D0=D1=D2=D4=0,D3=D5=D6=D7=1时,L=Y,电路如图:,4.4.3 数据选择器,例 用4选1MUX74HC153 实现逻辑函数:,解:采用m=n+1的实现方法 从函数n+1个变量中任选n个变量作为MUX的选择控制变量,根据所选定的 控制变量将函数变换成 的形式,然后再确定输入变量Di 。,比较F、Y表达式, 要使Y=F只需令MUX输入端 D0=0,D1=1,D2=C,D3=C 设计逻辑电路如图。,选择A、B作为MUX的选择控制变量,4.4 若干典型组合逻辑集成电路,S1 S0 E,4.4.3 数据选择器,数据选择器和译码器实现逻辑函数比较 相同点: . 不用化简逻辑函数,用最小项即可。 . 电路简单,易于检查和排除故障。 不同点: . 一个译码器可以同时实现多个逻辑函数,但变量个数不能超过数据输入端个数。 . 一个数据选择器只能实现一个逻辑函数,但变量个数可以超过地址端个数。,4.4 若干典型组合逻辑集成电路,4.4.3 数据选择器, .实现并行数据到串行数据的转换 并行数据:多根线上的多位数据; 串行数据:1根线上分时表示的多位数据。 如图所示电路,在S2S1S0的控制下,将并行数据01001101在L端分时出现。,4.4 若干典型组合逻辑集成电路,0 1 0 1 0 1 0 1 0 0 0 1 1 0 0 1 1 0 0 0 0 0 1 1 1 1 0,D0 D1 D2 D3 D4 D5 D6 D7,串行数据,并行数据,4.4.3 数据选择器,4.4 若干典型组合逻辑集成电路,4.4.4 数值比较器,数值比较器:对两个数字进行比较,以判断其大小的逻辑电路。 1. 1位数值比较器 输入:两个一位二进制数 A、B。 输出:FAB=1,表示A大于B; FAB=1,表示A小于B; FA=B=1,表示A等于B;,真值表,输出表达式,电路如图,4.4 若干典型组合逻辑集成电路,4.4.4 数值比较器,2. 2位数值比较器 输入:两个2位二进制数A=A1A0 、B=B1B0,输出与1位比较器相同。 能否用1位数值比较器设计两位数值比较器? 用一位数值比较器设计多位数值比较器的原则 当高位( A1、B1 )不相等时,无需比较低位( A0、B0 ),高位比较的结果就是两个数的比较结果。 当高位相等时,两数的比较结果由低位比较的结果决定。,4.4 若干典型组合逻辑集成电路,4.4.4 数值比较器,2. 2位数值比较器,真值表,FAB = (A1B1) + ( A1=B1)(A0B0) FAB = (A1B1) + ( A1=B1)(A0B0) FA=B=(A1=B1)(A0=B0),电路如图,4.4 若干典型组合逻辑集成电路,4.4.4 数值比较器,3. 集成数值比较器 (1) . 74HC85的功能 74HC85是四位数值比较器 ,其工作原理和两位数值比较器相同。,74HC85的示意框图,输入:A=A3A2A1A0 、B=B3B2B1B0 当AB,输出取决A、B比较 当A=B,输出取决IAB 、 IAB 、 IA=B,A=B时输出与输入关系,仅作4位数值A、B比较,应处理为: IAB =0 、 IAB =0 、 IA=B =1,低位比较结果,4.4 若干典型组合逻辑集成电路,4.4.4 数值比较器,3. 集成数值比较器 (2) .集成数值比较器的位数扩展 串联扩展方式:用两片74HC85组成8位数值比较器。 输入: A=A7 A6A5A4A3 A2A1A0 B=B7B6B5B4B3 B2B1B0,高位片,低位片,当高4位不相等时,比较结果输出取决于高位片C1,当高4位相等时,比较结果输出取决于低位片C0 。,4.4 若干典型组合逻辑集成电路,4.4.4 数值比较器,3. 集成数值比较器 (2) .集成数值比较器的位数扩展 并联扩展方式:速度快。 输入: A=A15 A14 A1A0 B=B15B14 B1B0,串联扩展方式一级级传递速度较慢,串联扩展需4个延迟时间,并联扩展需2个延迟时间, 代价是多用1个比较器。,例如组成16位数值比较器。,最高4位比较,0 1,0 0 1,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,1. 半加器和全加器 加法器分为半加器和全加器两种。 半加: 在两个1位二进制数相加时,不考虑低位来的进位的相加。 全加 :在两个1位二进制数相加时,考虑低位进位的相加。,半加器,全加器,被加数,加数,本位和,进位,低位进位,观察加法,0 0 0 1 0 1 1 1,0,0,0,1,.,.,.,+,A,B,Ci,S,CO,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,1. 半加器和全加器 (1). 半加器,被加数,加数,本位和,进位,真值表,0,0,1,0,1,0,0,1,从真值表可得函数表达式。,电路如图,当n位数值相加时,最低位加法就是半加。,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,1. 半加器和全加器 (2). 全加器,被加数,加数,本位和,进位,低位进位,1 0,1 0,0 1,0 0,1 0,0 1,0 1,1 1,真值表,从真值表可得函数表达式。,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,全加器设计CO单独化简,全加器电路,BCi,AB,CO = AB + ACi + BCi,ACi,0,0,0,1,0,1,1,1,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,全加器设计多输出综合化简,CO = AB + ACi + BCi,共享门,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,全加器设计由半加器构成全加器电路,半加器电路,由半加器构成全加器电路,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,2.多位数加法器 如何用1位全加器实现两个四位二进制数相加? (1). 串行进位加法器,A3 A2 A1 A0 B3 B2 B1 B0 +,S0,S1,S2,S3,C0,C1,C2,C3,串行进位二进制并行加法器特点电路简单,串行进位二进制并行加法器缺陷计算速度慢,必须前级产生进位后,后级加法才有效,位数越多,速度越慢。,用全加器实现的串行进位加法器,0,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,(2).超前进位加法器以增加硬件成本获取运算速度 分析进位电路 定义第i 位信号,定义两个中间变量Gi和Pi :,Gi= AiBi,Ci= GiPi Ci-1,串行进位分析,1tpd,C0,2tpd,C1,2tpd,C2,得到C2:5tpd,得到Ci:(2i+1)tpd,得到Gi、Pi 需要1tpd。,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,(2).超前进位加法器以增加硬件成本获取运算速度 超前进位加法器基本思想:在输入每位的加数和被加数时,同时获得该位全加的进位信号,而无需等待低位的进位。,两个中间变量Gi和Pi :,Gi= AiBi,Ci= GiPi Ci-1,C0= G0 C1= G1+P1 C0 C1 = G1+P1G0 C2= G2+P2 C1 C2 = G2+P2G1+ P2P1G0 C3= G3+P3 C2 C3 = G3+P3G2+ P3P2G1 + P3P2P1G0,得到C2:3tpd,得到Ci:3tpd,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,(2).超前进位加法器 根据超前进位思想设计的集成4位加法器74LS283结构如图,74HC283逻辑框图,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,超前进位加法器74283应用 例1. 用两片74LS283构成一个8位二进制数加法器。,在片内是超前进位,而片与片之间是串行进位。,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,超前进位加法器74283应用 例2. 用74283构成将8421BCD码转换为余3码的码制转换电路 。,解 根据余3码定义可知,余3码是由8421码加3形成的代码。所以,只需在4位二进制并行加法器被加数输入端输入8421码,加数输入端输入0011,进位输入端输入0,其输出就是余3码。 设计的逻辑电路如图所示。,0,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,3. 减法运算 在数字系统中,常采用补码,将减法运算表示为加法运算。,正数的补码,与原码相同。 负数的补码,原码逐位变反再+1 因此,做减法时要对减数求补, 还要对结果 求补, 得到原码,求补实现方法: 采用非门或异或门进行变反 异或门变反,,M=0不变,M=1变反 通过进位C1,+1,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,3. 减法运算 为了用加法器实现减法,先分析两种不同的情况。,0 1 0 1 1 1 1 0 + 1,0,0,1,0,1,B反,B补,AB0时,补码相加进位信号为1,其反=0,表示正数,正数的补码与原码相同。,.A B 0的情况 设:A=0101,B=0001,0 0 0 1 1 0 1 0 + 1,0,0,1,1,0,B反,B补,AB0时,补码相加进位信号为0,其反=1,表示负数,负数的补码再求补得到原码。,.A B 0的情况 设:A=0001,B=0101,再求补,0100,4.4 若干典型组合逻辑集成电路,4.4.5 算术运算电路,3. 减法运算 4位补码减法电路如图a,B求反,+1,对结果求补电路如图b 补码加进位为1,其反=0,正数,正数补码即原码。 D3D2D1D0=D3D2D1D0 + 0000+0=D3D2D1D0 补码加进位为0,其反=1,负数,再求补得到原码。,用74283实现减法电路如图。,1,0,0,1,+1,4.5 组合可编程逻辑器件,目前数字系统设计中广泛使用可编程逻辑器件(Programmable Logic Device,简称PLD)。 可编程逻辑器件是一种可以由用户编程设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。,4.5 组合可编程逻辑器件,4.5.1 PLD结构、表示方法及分类,1. PLD的结构,与门 阵列,或门 阵列,乘积项,和项,PLD主体,输入 电路,输入信号,互补 输入,输出 电路,输出函数,可由或阵列直接输出,构成组合输出; 通过寄存器输出,构成时序方式输出。,4.5 组合可编程逻辑器件,4.5.1 PLD结构、表示方法及分类,1. PLD的结构,框图,基本电路结构,互补输入,4.5 组合可编程逻辑器件,2. PLD的表示方法 对于PLD器件,用逻辑电路的一般表示法很难描述其内部电路,这给PLD的生产和应用带来诸多不便。为此,对描述PLD基本结构的有关逻辑符号和规则作出约定,给出简化表示的方法。 (1) 连接的方式,硬线连接单元,被编程接通单元,被编程擦除单元,在PLD结构中,门阵列的每一个交叉点称为“单元”,单元的连接有3种情况。,4.5.1 PLD结构、表示方法及分类,4.5 组合可编程逻辑器件,2. PLD的表示方法 (2).基本门电路的表示方式,与门:L1=ABC,或门:L2=A+B+C,输出恒为0的与门:,4.5.1 PLD结构、表示方法及分类,4.5 组合可编程逻辑器件,2. PLD的表示方法 (2).基本门电路的表示方式,输入缓冲器,输出恒为1状态:L4=1,三态输出缓冲器,4.5.1 PLD结构、表示方法及分类,4.5 组合可编程逻辑器件,4.5.1 PLD结构、表示方法及分类,二极管构成的门电路 设二极管是理想的,导通后电压降=0。 1、二极管与门,VA,VB,VF,0V 0V 0V 5V 5V 0V,5V 5V,0V 0V 0V,5V,输入/输出电压关系,F = AB,4.5 组合可编程逻辑器件,4.5.1 PLD结构、表示方法及分类,2、二极管或门,VA,VB,VF,0V 0V 0V 5V 5V 0V,5V 5V,0V 5V 5V,5V,输入/输出电压关系,F = A+B,4.5 组合可编程逻辑器件,2. PLD的表示方法 (3). 编程连接技术 早期的PLD采用双极型连接技术,由一个二极管和熔丝串接在一起,用比工作电流

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