数字逻辑实验指导书.docx

数字逻辑实验指导书实验一Maxplus软件的基本操作一、实验目的1、 熟悉Maxplus软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）2、熟悉VHDL语言，用VHDL语言写简单的程序3、熟悉组合逻辑设计的一般方法4、用VHDL语言设计一个异或门二、实验原理异或门是一种用途广泛的门电路。典型应用都是作为加法器的单元电路。异或门是2输入门，如果恰好输入之一为1，则输出为1.换句话说，如果两个输入是不同的，则异或门产生1输出。即输入相同则输出为1，输入相异则输出为1。逻辑表达式：XY=XY+XY三、实验内容用VHDL语言设计一个异或门，当输入端同时输入0或1时，异或门产生1输出，否则，产生0输出。运用Maxplus软件，仿真异或门的波形图。四、实验步骤1、画出真值表2、根据真值表编写程序；3、进行仿真（仿真波形）；五、实验解答1、真值表ABOUT0000111011102、异或门源代码异或门：*LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYxor2IS PORT( a,b:INSTD_LOGIC; c:OUTSTD_LOGIC);ENDENTITYxor2;ARCHITECTUREbhvOFxor2ISBEGIN c=aXORb;ENDARCHITECTUREbhv;3、波形仿真六、实验总结1、保存时，文件名一定要与实体名相同。2、在仿真波形图之前一定要保存，并重新进行编译。3、在programmer之前要再一次编译，否则出现的是前一个的结果。4、在options里取消snaptogrid，可以随意画波形图。实验二 基本门电路仿真实验一、实验目的用逻辑图和VHDL语言设计一个与非门二、实验原理1、与非门逻辑表达式： Y=AB三、实验内容用VHDL语言设计与非门，运用Maxplus软件仿真其波形图。四、实验步骤1、画出真值表2、根据真值表编写程序；3、进行仿真（仿真波形）；五、实验解答1、真值表（学生填写）2、VHDL源代码同或门：*（学生填写）3、波形仿真（学生填写）六、实验总结（学生填写）实验三加法器仿真实验一、实验目的用VHDL语言设计一个2位二进制加法器二、实验原理加法器逻辑表达式：Si=AiBiCi= AiBi三、实验内容用VHDL语言设计一个2位二进制加法器，运用Maxplus软件仿真其波形图。四、实验步骤1、画出真值表2、根据真值表编写程序；3、进行仿真（仿真波形）；五、实验解答1、真值表（学生填写）2、VHDL源代码加法器：*（学生填写）3、波形仿真（学生填写）六、实验总结（学生填写）实验四数据比较器仿真实验一、实验目的用VHDL语言设计一个4位二进制数据比较器二、实验原理4位二进制数据比较器逻辑表达式：L=L3+G3L2+G3G2L1+G3G2G1L0G= G3G2G1G0 M=L+G三、实验内容用VHDL语言设计一个4位二进制数据比较器，运用Maxplus软件仿真其波形图。四、实验步骤1、画出真值表2、根据真值表编写程序；3、进行仿真（仿真波形）；五、实验解答1、真值表（学生填写）2、VHDL源代码*（学生填写）3、波形仿真（学生填写）六、实验总结（学生填写）实验五编码器仿真实验一、实验目的用VHDL语言设计一个8-3优先编码器二、实验原理8-3编码器逻辑表达式：Y2=I7+I6+I5+I4 Y1=I7+I6+I5 I4I3+I5 I4 I2 Y0=I7+I6I5+I6 I4 I3+I5 I4 I2I1三、实验内容用VHDL语言设计一个8-3优先编码器，运用Maxplus软件仿真其波形图。四、实验步骤1、画出真值表2、根据真值表编写程序；3、进行仿真（仿真波形）；五、实验解答1、真值表（学生填写）2、VHDL源代码*（学生填写）3、波形仿真（学生填写）六、实验总结（学生填写）实验六译码器仿真实验一、实验目的用VHDL语言设计一个3-8译码器二、实验原理3-8译码器逻辑表达式： Y0=A2 A1 A0 Y1=A2 A1 A0 Y2=A2 A1 A0 Y3=A2A1A0 Y4=A2 A1 A0 Y5=A2 A1A0 Y6=A2A1 A0 Y7=A2A1 A0三、实验内容用VHDL语言设计一个3-8译码器，运用Maxplus软件仿真其波形图。四、实验步骤1、画出真值表2、根据真值表编写程序；3、进行仿真（仿真波形）；五、实验解答1、真值表（学生填写）2、VHDL源代码*（学生填写）3、波形仿真（学生填写）六、实验总结（学生填写）实验七数据选择器仿真实验一、实验目的用VHDL语言设计一个4选1数据选择器二、实验原理3-8译码器逻辑表达式： Y=D0A1 A0+D1A1A0+D2A 1A0+D3A 1A0 三、实验内容用VHDL语言设计一个4选1数据选择器，运用Maxplus软件仿真其波形图。四、实验步骤1、画出真值表2、根据真值表编写程序；3、进行仿真（仿真波形）；五、实验解答1、真值表（学生填写）2、VHDL源代码*（学生填写）3、波形仿真（学生填写）六、实验总结（学生填写）实验八触发器仿真实验一、实验目的用VHDL语言设计一个边沿 JK触发器二、实验原理3-8译码器逻辑表达式： Qn+1=J Qn+KQn 三、实验内容用VHDL语言设计一个边沿 JK触发器，运用Maxplus软件仿真其波形图。四、实验步骤1、画出真值表2、根据真