计算机系统组成与工作原理.ppt

1,第2章 计算机系统组成与工作原理,10学时,2,第2章 计算机系统组成与工作原理（10课时）,2.1 计算机体系结构（2.5课时，掌握） 2.1.1 冯诺伊曼体系结构 2.1.2 对冯诺伊曼体系结构的改进 1CPU指令集 2存储器子系统 3输入/输出子系统 4程序控制方式 5中断控制方式 6中断系统 7中断处理过程 8DMA控制方式 9I/O处理机,第2章 计算机系统组成与工作原理（10课时）,2.2 计算机组成原理（3课时，掌握） 2.2.1 总线与接口 2.2.2 CPU组织 1控制单元 2数据通路 2.2.3 存储器组织 1存储原理 2存取方式 3主存组织形式 2.2.4 输入/输出组织 2.3 计算机互连结构（4课时） 2.3.1 总线要素（理解） 2.3.2 总线组织（理解）,3,4,第2章 计算机系统组成与工作原理（10课时）,2.3.3 总线仲裁（掌握） 1串行仲裁 2并行仲裁 3混合仲裁 2.3.4 总线带宽（掌握） 2.3.5 总线时序（掌握） 1同步总线时序 2异步总线时序 3半同步总线时序 2.3.6 串行总线（理解） 1传输方向 2传输距离 3传输速率 4差错控制 5传输时序 2.4 模型机工作流程（0.5课时，掌握）,5,2.1.1 冯诺依曼体系结构,硬件组成 五大部分 以存储器为中心 信息表示：二进制 计算机内部的控制信息和数据信息均采用二进制表示，并存放在同一个存储器中 工作原理：存储程序/指令(控制)驱动 编制好的程序(包括指令和数据)预先经由输入设备输入并保存在存储器中 计算机开始工作后，在不需要人工干预的情况下由控制器自动、高速地依次从存储器中取出指令并加以执行,6,2.1.2 冯诺依曼体系结构,CPU指令集：指令功能、指令格式、寻址方式 存储器子系统：分层结构(寄存器、缓存、主存、辅存) 输入/输出子系统：总线/接口+多种I/O方式 改变串行执行模式，发展并行技术 改变控制驱动方式，发展数据驱动、需求驱动、模式驱动等其它驱动方式,7,1. CPU指令集,计算机是不断执行程序的过程，程序是指令的有序集合 指令集结构(ISA，Instruction Set Architecture)：是体系结构的主要内容之一，其功能设计是确定软硬件的功能分配 考虑因素：速度、成本和灵活性 实现方式：硬件、软件 优化策略：RISC、CISC 实现内容：数据类型、指令功能、指令格式、寻址方式,8,指令集设计的考虑因素,根据应用初拟出指令的分类和具体的指令； 编写出针对该指令系统的各种高级语言编译程序； 对多种算法程序进行模拟测试，确认指令系统的操作码和寻址方式的效能是否都比较高； 用硬件实现高频使用的指令，软件实现低频使用指令,9,2 计算机存储系统,存储器需考虑的主要因素 速度、容量、成本 一般系统的存储器结构 内存：半导体存储器，临时性存储，解决速度问题 外存：磁盘、磁带、光盘等，较长时间存储，解决容量问题,10,四级存储系统,寄存器：CPU内部高速访问，直接与指令执行相关 数据寄存器：各种运算的操作数 控制寄存器：取指令时需要的存储单元地址 高速缓存：CPU的高速访问，一般为SRAM 有时分为二级结构，一级在CPU内部，二级在CPU外部,11,四级存储系统,主存：DRAM(存储数据和临时调入的程序)、FLASH(存储引导程序、固化程序(固件)，占用寻址空间 编址方式：字节编址 信息存放方式：大/小端(big/small endianness)系统 辅存：磁盘、光盘。文件/块存储，虚拟存储介质 均衡速度、容量、成本、长期存储等要求而分级,12,多级存储器体系结构,12/80,13,small endianness,2019/5/11,13/80,14,各种宽度信息的存储,(a)按任意相连存储 紧凑，但访问需要2总线操作,(b)按整数边界存储 有浪费，但访问效率高,15,Cache技术和虚拟存储器技术,相同点 以存储器访问的局部性为基础； 采用的调度策略类似； 对用户都是透明的； 不同点 划分的信息块的长度不同； Cache技术由硬件实现，而虚拟存储器由OS的存储管理软件辅助硬件实现 前者解决速度、后者解决容量,16,3. 输入/输出子系统,计算机与直接相联的外围设备进行数据交换的过程通常称为输入/输出(In/Out)，而与远方设备进行数据交换的过程习惯上称为数据通信(data communication),17,输入/输出控制方式,无条件控制（同步控制） 要求外设数据变化缓慢，操作时间固定，可以被认为始终处于就绪状态，如一组开关或LED显示管 简单， CPU随时可无条件读/写数据 无法保证数据总是有效，适用面窄 条件控制（查询控制） CPU主动、外设被动。执行I/O操作时CPU总要先查询外设状态；若传输条件不满足时，CPU等待直到条件满足 解决了CPU与外设之间的同步问题，可靠性高 CPU利用率低，低优先级外设可能无法及时得到响应,18,4 中断系统,中断的概念：CPU在执行现行程序时，为处理一些紧急发生的情况，暂时停止当前程序，转而对该紧急事件进行处理，并在处理完后返回正常程序的过程 包括CPU内部配置的中断机构、外设接口中设计的中断控制器及各类中断服务子程序 可以实现实时故障处理，实时响应外设的处理,19,中断处理流程,CPU处理流程,中断服务程序,非预料事件,外部设备,20,中断系统相关的概念,中断源，中断类型号，中断向量 断点，现场 中断优先级，中断嵌套，中断屏蔽 中断处理过程 检测、判优、响应、处理、返回,20/80,21,中断嵌套,中断嵌套的条件： 1）中断服务子程序1执行过程中允许中断； 2）新到来的中断应比原中断的优先级高； 注：为保护主程序及各级中断服务程序的数据不被破坏，所有中断服务程序均应进行保护及恢复操作；,22,DMA控制,DMA特点：数据不通过CPU，而由DMAC直接完成存储单元或IO端口之间的数据传送 程序/中断控制方式：以CPU为控制中心 I/O处理机：采用专用计算机（通道Channel、外围处理机PPU）来负责I/O工作 智能终端、智能外设：多处理器分布处理,23,2.2 计算机组成原理,Computer organization：主要关注体系结构中各操作单元的功能实现及互联,计算机系统各模块连接的总线结构,24,现代计算机系统的总线结构,有多个主设备，总线控制器用于协调(仲裁)主设备对总线的请求 仲裁总线包括总线请求线和总线授权线； 中断和同步总线用于处理带优先级的中断操作，包括中断请求线和中断认可线 公用线包括时钟、电源/地、系统复位等,25,各部件通过总线连接时需要通过接口,接口一般具备的主要功能： 信号格式转换功能：电平转换、A/D转换、串/并转换、宽度变换 寻址功能：接口必须能对总线送来的地址信号进行译码确定是否参与数据传输 时序配合功能：设备与总线时序不同时，需要接口电路进行时序转换 错误检测功能：在很多情况下，系统还需要接口能够检测和纠正信息传输过程中引入的错误。 通信联络控制功能：如果需要，接口应能完成总线与设备之间的通信挂钩任务，如中断方式下的中断请求/应答过程,26,2.2.2 CPU组织,数据单元也称为数据通路(data path)，用于存储、传输和处理数据； 控制单元则用于控制数据单元的操作，如启动和停止数据单元的动作、测试数据单元的状态并根据状态决定下一步做什么,27,1 控制单元,负责指令进行译码，并确定各种操作(如数据运算和数据存取)的时序； 是决定在什么时间、根据什么条件、做什么事情、发出什么命令 控制单元：指令译码逻辑和时序控制部件 指令译码逻辑：微程序(CISC)或硬连逻辑(RISC) 时序控制部件：产生各种周期的节拍，包含一个脉冲源和一组计数分频逻辑 时序：指令周期、工作周期和时钟周期,28,2 数据通道（运算器）,组成：ALU+寄存器+内部总线 功能：基本的二进制算术、逻辑及移位运算 根据运算结果设置状态标志（进/借位、溢出等）； 特性： 数据通路宽度：即字长，CPU单次传送和处理数据的能力。 数据通路周期：ALU运算并将保存结果的过程,29,CPU内典型的数据通路,ALU的实现： (1)由基本门电路实现全加器； (2)由n位全加器构成n位并行加法器； (3)以加法器为核心，通过扩展输入选择逻辑实现其它基本算术和逻辑运算,30,ALU功能描述,S0S3选择具体操作类型；M逻辑运算/算术运算；Cn进/借位。“H”高电平，“L”低电平，“+”逻辑运算“与” 移位运算功能，G移位使能；S0S3选择具体操作类型；M进/借位是否参与移位 移位功能通常由ALU的输出端寄存器完成,31,2.2.3 存储器,静态SRAM,动态DRAM,存取速度快，但集成度低，一般用于大型计算机或高速微机的Cache；,速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（Cache）。,集成度较高但存取速度较低，一般用于需较大容量的场合（主存）。,32,存储器的存取,数据传送方式 并行存储器 (Parallel Memory) 串行存储器 (Serial Memory) 数据存取顺序 随机存取（直接存取） 可按地址随机访问； 访问时间与地址无关； 顺序存取 先进先出(FIFO)的存储原则队列(queue) 堆栈存储 先进后出(FILO)/后进先出(LIFO)； 向下生成和向上生成； 实栈顶SS、堆栈指针SP；,33,堆栈建立与操作示例,堆栈段起始地址,栈底及 初始栈顶,（a）向下生成堆栈的建立及初始化,（b） 入栈操作（实栈顶）,（c） 出栈操作（实栈顶）,34,存储体结构,单字宽存储器：8位CPU 多字宽存储器：16/32/64位CPU,35,存储体结构,交叉存储，提高访问速度，实现高速CPU与低速存储器的匹配,36,双端口存储器,37,2.2.4 主机与外设的连接模式,输入/输出组织通常可以采用程序、中断、DMA等控制方式来完成总线与外设之间的数据传输。,38,I/O接口的硬件结构,端口(PORT)的概念： 主机（CPU）可读写、8位长、存储器映像或IO独立编址 一个外设可能有多个端口，一个端口也可能属于多个外设； 信息交换的概念： 外设的各种信息都是通过系统的DB进行交换的；,数据缓冲 /锁存器,状态 寄存器,控制 寄存器,总线驱动,地址译码,控制逻辑,接CPU一侧,接外设一侧,39,2.3 计算机互连结构,interconnection structure：指计算机系统中连接各子系统的通路集合。总线(bus)是使用最普遍的互连结构。 总线要素 线路介质、总线协议 总线组织 单总线、双总线、多级总线 总线仲裁 集中式、分布式 总线带宽 总线时序 同步、异步、半同步 串行总线 传输方向、传输距离、传输速率、差错控制、传输时序和格式,40,2.3.1 总线要素,线路介质 种类 有线（电缆、光缆）、无线（电磁波） 特性 原始数据传输率 带宽 传输介质可用的最高和最低频率之差 对噪声的敏感性 内部或外部干扰 对失真的敏感性 信号和传输介质之间的互相作用引起 对衰减的敏感性 信号通过传输介质时的功率损耗 总线协议,总线信号 有效电平、传输方向/速率/格式等,电气性能,机械性能,总线时序 规定通信双方的联络方式,总线仲裁 规定解决总线冲突的方式,如接口尺寸、形状等,其它 如差错控制等,41,总线协议组件,42,总线的几种分类方法,并行总线,串行总线,按数据格式,按所处位置 (数据传送范围),按时序关系 (握手方式),片内总线,芯片总线（片间总线、元件级总线）,系统内总线（插板级总线）,系统外总线（通信总线）,非通用总线（与具体芯片有关）,通用标准总线,单总线,多重总线,按组织方式,双总线,同步,异步,半同步,同步,异步,43,总线类型,44,2.3.2 总线组织,单总线 特征：存储器和I/O分时使用同一总线 优点：结构简单，成本低廉，易于扩充 缺点：带宽有限，传输率不高（可能造成物理长度过长）,45,双总线,特征：存储总线+I/O总线 优点：提高了总线带宽和数据传输速率，克服单总线共享的限制，以及存储/IO访问速度不一致而对总线的要求也不同的矛盾 缺点：CPU繁忙,46,多级总线,特征：高速外设和低速外设分开使用不同的总线 优点：高效，进一步提高系统的传输带宽和数据传输速率 缺点：复杂,47,微机的典型多级总线结构,存储总线,高速IO总线,低速IO总线,48,外部总线、 (系统)外总线 如并口、串口,系统总线、 (系统)内总线 如ISA、PCI,片(间)总线 三总线形式,片内总线 单总线形式,计算机系统的四层总线结构,49,50,微机系统中的内总线（插板级总线）,51,微机系统中的外总线（通信总线）,52,芯片(间)总线,哈佛体系结构,冯诺依曼体系结构,53,SoC的片上总线,片上总线特点 简单高效 结构简单：占用较少的逻辑单元 时序简单：提供较高的速度 接口简单：降低IP核连接的复杂性 灵活，具有可复用性 地址/数据宽度可变、互联结构可变、仲裁机制可变 功耗低 信号尽量不变、单向信号线功耗低、时序简单 片内总线标准 IBM的CoreConnect、ARM的AMBA Silicore的Wishbone、Altera的Avalon,54,IBM CoreConnect,处理器局部总线PLB（Processor Local Bus） 高带宽、低延迟、高性能 连接高速CPU核、高速MEM控制器、高速DMAC等高性能设备 片内的外设总线OPB（On-chip Peripheral Bus） 连接低性能设备，减少其对PLB的性能影响 通过OPB桥实现PLB主设备和OPB从设备的数据传输 设备控制寄存器总线DCR（Device Control Register） 用于配置PLB设备和OPB设备的状态寄存器和控制寄存器 减轻PLB总线在低性能状态下的负荷 方案完整，但一般用于高性能系统设计中（如工作站），不太适合简单的嵌入式系统应用,55,CoreConnect总线结构框图,Embedded System,高性能 CPU核,高速 存储器,仲裁,DMAC 核,外部总线结构接口,OPB 桥,Keyboard,UART,Timer,PIO,PLB,OPB,DCR,56,ARM的AMBA: Advanced Microcontroller Bus Architecture,先进高性能总线AHB （Advanced High-performance Bus） 适用于高性能和高吞吐设备之间的连接，如CPU、片上存储器、DMA设备、DSP等 先进系统总线ASB（Advanced System Bus） 适用于高性能系统模块。与AHB的主要不同是读写数据采用了一条双向数据总线 先进外设总线APB（Advanced Peripheral Bus） 适用于低功耗外部设备，经优化减少了功耗和接口复杂度 适合较复杂的应用，需要遵守较简单的操作协议；拥有众多的第三方支持,57,AMBA2.0总线结构图,高性能 ARM核,高性能片上 RAM,高性能 DMAC核,高带宽片外存储器接口,桥,键盘,UART,Timer,PIO,AHB or ASB,APB,58,Silicore的Wishbone,定义了一条高速总线的信号和总线周期。在复杂系统中可采用两条Wishbone总线分别连接高速和低速设备，两条总线之间的接口简单 提供了4种互连方式：两个IP核的点到点连接；多个串行IP核的数据流连接；多个IP核的共享总线连接、高吞吐量的交叉开关 完全免费，开发性强；结构简单、互连灵活；通常应用于简单的嵌入式控制器和一些高速系统中，但对高性能系统的支持不够,59,Altera的Avalon,主要用于Altera公司的NIOS软核系统中实现SOPC 规定了主设备和从设备之间进行连接的端口和通信时序，配置简单，可由EDA工具（SOPC Builder）快速生成 采用从设备仲裁技术，允许多个主设备真正同步操作，优化了数据流，提高了系 统的吞吐量,60,Avalon的交换式总线结构,61,2.3.3 总线仲裁,总线仲裁(arbitration)也称为总线判决，其目的是合理地控制和管理系统中多个主设备的总线请求，以避免总线冲突 分布式(对等式)仲裁 控制逻辑分散在连接于总线上的各个部件或设备中 协议复杂且昂贵，效率高 集中式(主从式)仲裁 采用专门的控制器或仲裁器 总线控制器或仲裁器可以是独立的模块或集成在CPU中 协议简单而有效，但总体系统性能较低,62,特点：各主控模块共用请求信号线和忙信号线，其优 先级 别由其在链式允许信号线上的位置决定； 优点：具有较好的灵活性和可扩充性； 缺点：主控模块数目较多时，总线请求响应的速度较慢；,菊花链（串行）总线仲裁,主控模块1,主控 模块2,主控模块N,允许BG,请求BR,忙BB,总线仲裁器,63,三线菊花链仲裁原理,任一主控器Ci发出总线请求时，使BR1 任一主控器Ci占用总线，使BB1，禁止BG输出 主控器Ci没发请求(BRi=0)，却收到BG(BGINil)，则将BG向后传递(BGOUTil) 当BR1，BB0时，仲裁器发出BG信号。此时，BG1，如果仲裁器本身也是一个主控器，如微处理器，则在发出BG之前BB0时，它可以占用一个或几个总线周期 若Ci同时满足：本地请求(BRi=1)；BB=0；检测到BGINi端出现了上升沿。接管总线。 Ci接管总线后，BG信号不再后传，即BGOUTi0,64,各主控器有独立的总线请求BR、总线允许BG，互不影响 总线仲裁器直接识别所有设备的请求，并向选中的设备Ci发BGi 特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线仲裁器内部模块判定； 优点：总线请求响应的速度快； 缺点：扩充性较差；,并行仲裁,65,串并行二维仲裁,从下一设备,主模块1,主模块2,主模块3,允许BG,请求BR,忙BB,总线仲裁器,主模块4,到下一设备,综合了前两种仲裁方式的优点和缺点,66,2.3.4 总线带宽,总线带宽(bus band width) 表示单位时间内总线能传送的最大数据(bit)量 用“总线位宽数据周期数时钟频率”表示 总线位宽：数据信号线的数目 总线复用；成本、串扰； 数据周期数：每个时钟周期内传送数据的次数 有些几个周期才能传输1个数据 时钟频率 总线偏离（skew）、兼容性,67,总线共享技术,数据压缩技术 多级编码技术 各种调制解调技术,时分复用,频分复用,68,2.3.5 总线时序,总线操作：计算机系统中，通过总线进行信息交换的过程称为总线操作 总线周期：总线设备完成一次完整信息交换的时间 读/写存储器周期 读/写IO口周期 DMA周期 中断周期 多主控制器系统，总线操作周期一般分为四个阶段 总线请求及仲裁阶段、寻址阶段、传数阶段和结束阶段 单个主控制器系统，则只需要寻址和传数两个阶段,69,总线时序,总线时序是指总线事件的协调方式，以实现可靠的寻址和数据传送 总线时序类型 同步：所有设备都采用一个统一的时钟信号来协调收发双方的定时关系 异步：依靠传送双方互相制约的握手(handshake)信号来实现定时控制 半同步：具有同步总线的高速度和异步总线的适应性,70,同步并行总线时序,特点 系统使用同一时钟信号控制各模块完成数据传输 一般一次读写操作可在一个时钟周期内完成，时钟前、后沿分别指明总线操作周期的开始和结束 地址、数据及读/写等控制信号可在时钟沿处改变 优点：电路设计简单，总线带宽大，数据传输速率快 缺点：时钟以最慢速设备为准，高速设备性能将受到影响,71,异步并行总线时序,特点：系统中可以没有统一的时钟源，模块之间依靠各种联络（握手）信号进行通信，以确定下一步的动作 优点：全互锁方式可靠性高，适应性强 缺点：控制复杂，交互的联络过程会影响系统工作速度,地址信号,数据信号,主设备 联络信号,从设备 联络信号, 准备好接收 （M发送地址信号）,已收到数据 （M撤销地址信号）,完成一次传送 （S撤销数据信号）,已送出数据 （S发送数据信号）,72,半同步并行总线时序,特点：同时使用主模块的时钟信号和从模块的联络信号 优点：兼有同步总线的速度和异步总线的可靠性与适应性,Ready信号可作为慢速设备的异步联络信号,CLK信号作为快速设备的同步时钟信号,73,2.3.6 串行总线,串行总线上的信息则按位传输，通常只需1根或2根数据线，没有地址总线、控制总线 采用差分信号(differential signal)传输技术 具有低功耗、低误码率、低串扰和低辐射等优点 高速串行总线的三大特征 差分信号传输 以数据包形式传送信息(地址、数据、命令) 点对点通信 串行通信的通信方式、距离、速率、差错控制、传输方式,COM口 RS-232、RS-485,串行通信接口,USB接口,SPI/QSPI,串行扩展接口,I2C,Microwire,74,串行数据的通信方式,单工 半双工 双工 多工,75,串行通信传输距离,串行数据在基带传送方式下（指信号按原样传输），通常只能传输几十米至几百米，并且传输速率越大，传输距离越短 调制解调方法包括频移键控FSK、幅移键控ASK、相移键控PSK等方式,76,串行通信传输速率,比特率(bps)：系统单位时间内传送有效二进制数据的位数 波特率：通信线路上基本电信号状态的变化频率 基波传送方式：比特率波特率 载波传送方式：比特率波特率n 110、300、600、1200、2400、4800、9600、15200,77,串行通信的差错控制,差错控制方式 检错重发ARQ(Automatic Repeat Request)：接收端检错并要求重发，要反馈，通信效率低，差错控制简单 前向纠错FEC(Forward Error Correction)：接收端纠正错误，差错控制电路复杂 混合纠错HEC(Hybrid Error Correction) ：综合前2者，误码率低 检错：如何发现传输中的错误，奇偶校验 纠错：发现错误后,如何消除和纠正错误，CRC,78,传输方式,串行同步：收发双方需要使用（传送）同一时钟信号 串行异步：双方时钟不要求严格同步,串行同步,同步方式：传输信息的字节与字节之间、位与位之间均与时钟严格同步 通常以数据块为基本单位进行传送,79,串行同步,同步字符或同步标志或采用硬件同步信号确定传送的起始位置，然后传送准备好的信息数据，最后发送CRC校验字符 同步串行数据传输格式,80,串行通信IIC,串行数据线SDA、串行时钟线SCL,81,异步串行通信,以字符为基本单位 帧间异步，无需使用（传送）同一时钟源，收发双方的时钟在误差范围内 帧内各位按固定时序和顺序传送,82,异步串行通信接收判决,收发双方的本地时钟波特率因子n波特率,T,n16时,起始位,数据位b0,接收方检测到低电平,连续检测到8次低电平后确认收到起始位,收到起始位后每隔16个时钟脉冲T对数据线采样1次，以确保可以在稳定状态接收到该bit数据,8T,16T,16T,接收到的信号,本地时钟,83,异步通信数据帧结构,1位起始位，再从最低位（b0）开始传送7位信息位，然后是1位奇偶校验位，最后是1位（或1.5位、2位）停止位,偶校验、一位停止位 时传送数据53H时的波形,84,以全加器为基础，辅之以移位寄存器及相应控制逻辑，完成加、减、乘、除四则运算和各种逻辑运算,存放运算操作数和结果,根据指令发出控制信号,临时存放单元：暂时存放数据和地址,指示栈项地址,存放下一条要执行的指令的地址,寄存ALU操作结果的状态,2.4 微处理器简化模型,85,指令示例,ORG 1000H MOV AL， 5CH B0H 5CH ADD AL， 2EH 04H 2