单元5时序逻辑电路.ppt

时序逻辑电路中的一个重要概念就是状态，它用来描述时序逻辑电路的工作情况，通常用存储器件的输出Q(状态变量)来描述电路的工作状态：电路现在所处的状态称为现态，用符号Qn表示；电路将要到达的下一个状态称为次态，用符号Qn+1表示。时序逻辑电路的分析过程如图所示。,时序逻辑电路的分析过程，是根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，判断它的功能。组成时序电路的每个触发器，若具有统一的时钟脉冲CP，则称为同步时序逻辑电路；若没有统一的时钟脉冲CP，则称为异步时序逻辑电路。无论是同步或异步时序电路，其分析方法都是一样的，通常按以下步骤进行。 (一)写方程式。从已知时序电路中，写出输出方程、驱动方程及状态方程。 (二)列状态转换真值表。 (三)画状态转换图和时序图。 (四)用文字综合说明逻辑功能。,该电路是一个2位二进制可逆计数器,由于异步时序逻辑电路的设计比较复杂，所以，我们只介绍同步时序逻辑电路的设计。 同步时序逻辑电路设计的步骤如下： 1.根据设计的要求，进行逻辑抽象，画出原始状态图和状态表； 2.状态化简； 3.状态分配； 4.确定激励方程、状态方程和输出方程； 5.检查能否自启动； 6.画出逻辑电路图。,时，4个触发器同时被置0，称寄存器清零。 、 CP上升沿时，输入字存入寄存器中，并形成Q3Q0的数码输出，即Q3Q2Q1Q0=D3D2D1D0。 、CP为下降沿，或CP=0、CP=1时，由D触发器特性可知，各触发器维持原态，所以寄存器状态不变。即寄存器具有“取数不变，存数更新”的特点。,如图(a)是3位二进制加法(模8)计数器，CP是计数脉冲输入端；Q2Q0是计数输出端；CO是进位输出端；为计数器清零信号，低电平有效。 令 ，计数器清零； ， J = K = 1，各触发器处于计数状态。由此可得，图(b)是异步3位二进制加法计数器的时序图。 由时序图看出：在计数过程中有内部进位发生时，低位触发器状态翻转后相邻高位触发器状态才能翻转，所以这种电路属于异步计数器。在时序图中，,如果需要5分频(模5)计数器应该怎么办呢？可以修改模8计数器，以使计数到5(101)时所有触发器复位。新的计数序列变为01234012340，等等。为了在数5(二进制数101)时使计数器复位，监视20和22线，当它们都是高电平时，发出低电平复位脉冲给所有触发器。与非门的输入与20和22线相连，所以当数5(101)出现时，与非门发出低电平信号复位所有触发器。,模5二进制计数器,加法计数器状态转换表,(c)状态表,表5.8 74LS161集成计数器功能表,其功能表为：,由74LS90构成级联起来构成100进制计数器,74LS190为集成十进制同步加/减计数器。,74LS190的功能表,74LS290是集成异步二五十进制计数器，图为其引脚排列图及逻辑功能图。其中ROA和ROB为置0输入端，S9A和S9B为置9输入端。,74LS290的引脚排列图及逻辑功能示意图,74LS290的功能表,用两片74LS290构成的68进制计数器,图5.30 数据寄存器接线图,测试电路如图所示。改变各输入量状态，将其结果记录在表中。,5.5.2 由D触发器构成移位寄存器,D触发器组成的移位寄存器,输入用开关K控制，可使D触发器输入端分别为0或1，在CP作用下，数据0或1依次串行输入，观察并行输出情况，记录测试结果。,图5.35 8位序列信号发生器,图5.38 单脉冲发生器,表5.14,画出各图的工作波形,图5.47 十进制计数器(8421码输出),按图接线。在单脉冲的作用下，观察数码显示器的变化，验证其功能并作记录，写出电路的功能表。,2.模可变加计数器的设计 要求用反馈清零法或反馈置数法来设计模在NM范围内可变的计数器，对输出代码无要求。 增设一个控制信号X，当X = 1时，用反馈清零法进行七进制计数；当X = 0时，用反馈置数法实现十一进制计数。 选择74LS161芯片，该芯片具有异步清零和同步置数功能，这两个控制端均为低电平有效。 为实现七进制，可取第七个时钟脉冲对应的输出代码反馈至清零端，化简后即将Q2、Q1、Q0经与非门出低电平清零，实现七进制计数。,激励向量全部输入待测电路之后，数据输入寄存器和输出寄存器中的所有触发器都将完成置位和复位操作，计数器将经历所有计数状态(每位向量对应一个状态)，而且电路中的其他器件也会参与操作。 由于不断改变的1和0代码将移位进入输入寄存器以及输出寄存器，所以我们在检查时需要观察每一个并行输出的数据。图5.55给出了该电路对应的一组时序图。输出信号可以使用双踪示波器成对地进行观察，也可以使用逻辑分析仪同时对8位输出数据进行时序分析。,图5.55 时序图,图5.57 计数器的输出波形及电路,解： Q2的波形是错误的。正确的波形如图中虚线所示。你会发现Q2的波形与Q1的波形非常类似，因此引起FF1翻转的条件似乎也在控制着FF2。这表明Q0可能由于某种原因穿通了与门。发生这种情况的唯一条件就是与门从Q1的输入总是为高电平。但