《ASIC设计流程》PPT课件.ppt

ASIC设计流程,谭科民 2001年8月16日,1. 可行性研究 2. 系统设计 3. 模块设计 4. 系统整合 5. 验证 6. 预布局布线,7. 后仿真 8. 布局布线 9. 流片 10. 测试 11. 量产,1. 可行性研究,市场 成本 设计能力,1.1 设计能力,设计人员 数字电路 模拟电路 混合电路 软硬件,2.系统设计,设计方式 功能设计 模块划分,2.1 设计方式,自主开发 产品替代 FPGA转换,2.2 功能设计,ZPC01芯片： 1网同步功能 2系统定时功能 3RF控制功能 4QPSK Modem控制接口功能 5网络接口功能,6DSP接口功能 7基带数据收发功能 8CPU接口功能 9测试支持功能,2.3 模块划分,ZPC01芯片的模块： 1 BOOTDEC 2 DSPDECREG 3 QPSKCLOCK 4 TIMING 5 UINT,6 QPSKSR 7 ADSAMPLE 8 CPUDECREG 9 RECRFPLL 10 TEST,3. 模块设计,电路设计 代码实现 功能验证 电路综合 综合后的功能验证,3.1 电路设计,功耗 电路面积 可测性,3.1.1 功耗,通过适当的电路设计，可以减小电路的功耗。,3.1.2 电路面积,尽量调用加工厂家的宏单元 在保证逻辑的情况下，尽量简化电路。,3.1.3 可测性,扫描链 计数器,常数的补值,3.2 代码实现,/-=ZTEIC CO.LTD.=-/ / Information contained in this Confidential and Proprietary work has been obtained by ZTEIC CO / LTD。This Software may be used onlu as authorized by a licensing agreement from Limited / COPYRIGHT (C) 2001 ZTEIC DESIGN Limited / ALL RIGHTS RESERVED / The entire notice above must be displayed on all authorized copies. / Copies may be made only to the extended consent by a licensing agreement / from ZTEIC Limited. /- / Project and Control Information /- / Project Name : ZPCO1 / Last Version : 1.0 / This Version : 1.1 / This module name : Adsample_rd_cs / This file generated by : Tankemin-2000/12/16 / This file updated by : Tankemin-2001/03/09 /- / Included Contents in this Module / File format : Verilog / Include file name(s) : / Include Module(s) Name : / Function Block(s) Name : / Task Block(s) Name,/= timescale 1ns/1ns /- module Adsample_rd_cs ( /input from the clock chip outside CLK_19M2, /output to Adsample_ram_wraddr and the chip outside ADRDn AD_DATA_REG ); /Inputs input CLK_19M2; /the system main clock input SAMPLE_OUT; /the startup signal for AD sampling /Outputs output ADRDn; /the write clock of the ad ram output ADCSn; /the chip select signal for ad /- / Adsample_rd_cs / = /- / Overview /=,/ when the signal SAMPLE_OUT appears,after two 3.84MHz clock periods,the signal / ADCSn changes to be low,lasting two 3.84MHz clock periods,during the other / times it is high;and after three 3.84MHz clock periods,the signal ADRDn / changes to be low,lasting one 3.84MHz clock periods,during the other times it / it is high /= /- / Wire declarations /- / (1) Module input signals /- wire CLK_19M2; /the system main clock wire Resetn; /the global reset signal / (2) Module internal signals /- wire 2:0 CNT_RD_CS_temp; /the tempary value of the CNT_RD_CS wire 2:0 CNT_RD_CS_ADD; /the adder of the CNT_RD_CS_ADD / (3) Module output signals /- wire ADRDn; /the write clock of the ad ram wire ADCSn; /the chip select signal for ad /- / Register declarations /- / Module internal signals /- reg ADRD; /the invertion of the signal ADRDn reg WRADDR_EN; /AD_WRADDR_5_0s enable signal for adding /-,/ Main Verilog code / = /- /the CNT_RD_CS generation /- / every time when the signal SAMPLE_OUT appears,a counter start to add up by 1 / every 3.84MHz clock periods,the counter counter only one time.when the singal / SAMPLE_OUT appears,the value of the counter is set to 4,every time the / CNT_3M84_eq4 is high,the counter add up by 1.after it counters up to 7,it / counters to zero and keep its value /- assign CNT_RD_CS_ADD_MLB = CNT_RD_CS2 end /- /- /the ADCSn generation /- / CNT_RD_CS1 is the inversion of the ADCSn /-,always (posedge CLK_19M2 or negedge Resetn) begin if ( !Resetn ) ADCS = 1b0; else ADCS = CNT_RD_CS1; end assign ADCSn = ADCS; /- /end of the module endmodule /-=END=-,3.3 功能验证,激励文件 通过仿真器，提取波形，检查电路的功能。,3.4 电路综合,加工厂家提供宏单元 编写综合脚本文件，调入加工厂家的工艺库和宏单元，将电路语言映射到电路的网表文件,3.5 综合后的功能验证,利用综合生成的网表文件，进行电路仿真。,4. 系统整合,整合 功能验证 测试向量,4.1 整合,整合过程 综合脚本文件 Zpc01_core 的综合,4.2 功能验证,在顶层的网表文件中，包含了门的延时。利用该网表文件，编写一个激励文件，对电路进行仿真。并根据生成的波形文件，检查电路的功能是否正确。,4.3 测试向量生成,测试向量是加工厂家要求的。加工出来的芯片是否成功，需要用测试向量文件来检查。 根据加工厂家的不同，产生的测试向量的格式会不同，所使用的工具也会不同。,5. 验证,设计的芯片，要用仿真工具验证功能和时序，同时也要求使用FPGA进行实际的功