《微机4存储器》PPT课件.ppt

微机原理与接口技术,教案,第 4 章 微机存储器,第 4 章 微机存储器,4.1 半导体存储器 4.2 存储器与系统的连接 4.3 现代存储器体系结构,4.1.1 半导体存储器的性能指标,半导体存储器具有集成度高、功耗低、可靠性好、存取速度快、成本低等优点，是构成存储器的最主要的存储器件。 存储容量 存取速度 功耗 可靠性,4.1.2 半导体存储器的分类及特点,常用半导体存储器件的特点,双极型RAM：基本存储电路的管子较多，存取速度快，与MOS型RAM相比集成度低、功耗大、成本高。 MOS型RAM：制造工艺简单、集成度高、功耗低、价格便宜，存取速度不及双极型RAM。静态RAM（SRAM）以双稳态触发器做基本存储电路，集成度较高。动态RAM （DRAM）利用电容电荷存储信息，需附加刷新电路，采用的元件比静态RAM少，集成度更高，功耗更小。从总体来看，DRAM优于SRAM。 EPROM：是可用紫外线进行多次（脱线）擦除，可用编程器固化信息的ROM。EPROM可以多次改写，但编程速度较慢。,4.1.3 存储器芯片的基本组成,半导体存储器芯片是把成千上万个基本存储电路以矩阵阵列的组织形式（称为存储体）集成在数平方厘米上的大规模集成电路。 基本存储电路是存储一位二进制信息的电路，由一个具有两个稳定状态（“0”和“1”）的电子元件组成。 半导体存储器芯片主要由存储体、存储单元译码电路、数据缓冲电路、读/写控制逻辑电路组成。 半导体存储器芯片的引脚主要有存储单元地址线Am-1A0、数据线Dn-1D0、片选通线CS、读/写控制线OE和WE等。,存储器芯片的基本组成 （以静态存储器为例）,半导体存储器芯片通常由存储矩阵、单元地址译码、数据缓冲/驱动和读/写控制逻辑四部分组成。,数据缓冲器,基本存储电路 组成的 存储矩阵（体）,地址译码器,存储器芯片的容量表示,存储器芯片的容量表示： 存储芯片的单元数单元位数 例如，1 K4 8 K1 16K8 存储器芯片组成存储器的芯片数计算： 存储器字节数 8 芯片单元数 芯片位数 例如，组织一个64KB的RAM存储器。若用静态RAM 6116（2K8）芯片组成，则 64/21=32 片；若用动态RAM 2116（16K1）芯片组成，则 64/168=32片，分成4组，每组8片。,常用存储器芯片的引脚,数据线的连接： 存储器芯片的数据端Dn-1D0可以直接和系统数据总线（DB）相应的数据位挂接起来。 地址线的连接： 存储器芯片的地址端Am-1A0可以直接和系统地址总线（AB），从A0开始的低位地址部分相应的地址线挂接起来。,4.2.1 数据、地址的连接,读/写控制线的连接,当单个存储器芯片的容量不能满足系统存储器要求时，需要用多个存储器芯片组合，以扩充存储器的容量。 扩充存储器容量的连接方法： 存储器位扩充若扩充存储单元（以字节为单位）的数据位数，称为位扩充。 例如，图4.6 存储器位扩充连接示意图。 存储器字节扩充若扩充存储单元的字节个数，称为字节扩充。 例如，图4.7 存储器字节扩充连接示意图。,4.2.2 存储器容量的扩充, CPU对存储单元的寻址必须要保证其寻址惟一性。 存储器单元寻址分两级进行： 首先根据提供的片选地址码，通过存储器芯片外部译码电路，产生存储器芯片选通信号（CS或CE）； 然后在片选信号有效的前提下，根据片内地址码由芯片内部译码电路，产生片内寻址，选中该芯片中（惟一的）一个存储单元。 产生存储器片选信号的方法： 线选译码法 局部（部分）译码法 全局（完全）译码法,4.2.3 片选信号的产生,存储器片选译码电路例,4.2.4 微机内存储器组织,微机内存空间结构由多个模块（板）构成内存储器空间。,内存储器模块（板）结构,IBM PC微机内存空间分配,微机存储器设计要点, 芯片的选择 总线的负载 速度的匹配 地址的分配 保证存储器寻址的惟一性,高性能微机系统的高速度、大容量、低价格是评价存储器性能和存储体系设计的三大主要指标。 提高存储器体系性能的三大技术： 提高信息吞吐量的 多体存储器（并行主存）结构 提高CPU访存速度的 高速缓冲存储器（ Cache ） 扩大编程逻辑空间的 虚拟存储器（Virtual Memory）,4.3 现代存储器体系结构,微机存储器体系结构,4.4.1 并行主存储器结构,存储器基本结构是单体单字存储器，即一次只访问一个存储字。在高速流水线型的微机系统中，单体单字存储器的存取速度成为限制系统速度的瓶颈问题。 多体存储器结构（并行主存储器）结构，是高速流水型微机典型的主存结构。 并行主存储器的基本原理：采用字长w位的n个容量相同的存储器，并行连接组成一个更大的存储器。存储器在一个存取周期内并行存取n个字，即在单位时间内存储器提供的信息量扩大了n倍，有效地提高了单位时间内信息的吞吐率。 并行主存储器结构： 单体多字并行主存 多体交叉存取并行主存,单体多字并行主存结构,单体多字并行主存结构是多个并行存储器共用一套地址寄存器和地址译码器，多个字使用同一个地址编码并行访问各自对应存储单元，这样CPU每访问一个地址就可以同时读/写多个存储字。 单体多字并行主存结构示意图,多体交叉存取并行主存结构,多体交叉并行主存是把大容量存储器分成n个容量相同，有各自的地址寄存器、数据线、时序控制的存储体（称为多体）。 各存储体的地址编号采用交叉方式，即将一套地址码按顺序交叉地横向分配给各个并行存储体。 多体交叉并行存取是以n为模的交叉存取。所以，把一段连续的程序/数据，也按照交叉编址方式交叉地存放在n个存储体中，对并行存储体采取分时访问的时序。 多体交叉存取方式采用流水式寻址使各存储体并行工作，减少了（甚至能达到0）等待时间，是高速流水型微机典型的主存结构。,4.4.2 高速缓冲存储器,现代存储器系统是用静态RAM组成一个小容量存储器，称为高速缓冲存储器（Cache）；用动态RAM（DRAM）组成大容量的主存储器，构成一个两级存储器结构，既Cache主存结构。 Cache位于主存与微处理器之间，其容量一般为（832）KB。高档微处理器（如，80486，Pentium ）甚至在微处理器芯片内又集成了Cache，形成了两级Cache结构。,Cache存储系统基本结构,Cache地址映像方法,应用某种函数把主存储器地址，映像/定位为Cache地址，这称作Cache地址映像。 Cache地址映像方式： 直接映像 全相联映像 组相联映像,Cache替换策略,先进先出（FIFO）策略 FIFO按调入Cache的先后决定淘汰的顺序，即在需要更新时，总是淘汰最先调入Cache的页。这种方法容易实现，系统为实现替换算法而花费的时间少，但不一定合理。 近期最少使用（LRU）策略 为Cache的各页建立一个LRU表，随时记录调用情况。当需要替换时，将在最近一段时间内使用最少的页替换。显然，按调用频繁程度决定淘汰的顺序，比较合理，访问命中率较高，比FIFO策略复杂，系统开销稍大。,4.4.3 虚拟存储器,虚拟存储器（Virtual Memory）是建立在主存辅存物理结构基础之上，由负责主存辅存之间信息调度的硬件装置存储管理部件（MMU）和操作系统的存储管理软件所组成的一种存储体系层次。 主存辅存存储系统对于应用者来说，好像有一个比实际主存大得多的，可使编程空间不受限制的虚（主）存空间存在，并可用接近主存的速度在这个虚拟存储器上运行。,虚拟存储器地址的转换,虚拟存储器采用软件和硬件的