《集成电路设计》PPT课件.ppt

第四章,集成电路设计,第四章,集成电路是由元、器件组成。元、器件分为两大类： 无源元件 电阻、电容、电感、互连线、传输线等 有源器件 各类晶体管,集成电路中的无源源件占的面积一般都比有源器件大。 所以设计时尽可能少用无源元件，尤其是电容、电感和大阻值的电阻。,IC中有多种电容结构 MOS 电容结构 PN结电容结构 金属叉指电容结构 多晶硅/金属-绝缘体-多晶硅电容 I C中主要电容器 MOS 电容 PN结电容, 4.1 集成电路电容器, MOS电容器与平板电容和PN结电容都不相同。 因为金属-氧化物-半导体层结构的电容具有独特的性质。 电容电压特性取决于半导体表面的状态, 随栅极电压变化，表面可处于： 积累；耗尽; 反型.,一、MOS电容器,1. MOS 电容结构,P,N+,sio2,Tox,N+,P,纵向结构,横向结构,MOS 电容电容量,Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。,一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为了减小串联电阻及防止表面出现耗尽层。,集成电路中要制作一个30 pF的MOS电容器， 所用面积相当于25个晶体管的面积。,MOS电容,N,N+,P, PN结电容 在PN结反偏时的势垒电容构成的电容器 PN结电容与 MOS电容的数量级相当。,P衬,突变PN结电容计算公式：,PN结电容与杂质浓度有关 ，若考虑横向扩散 ： 总结面积 = 底面积 + 4个侧面积,参考P45 2.42,发射区扩散层隔离层隐埋层扩散层PN结电容,三、 平板电容, 4.2 集成电阻器及版图设计,集成电路中的电阻,无源电阻 通常是合金材料或采用掺杂半导体制作的电阻,薄膜电阻 扩散电阻 沟道电阻,有源电阻 将晶体管进行适当的连接和偏置，利用晶体管的不同的工作区所表现出来的不同的电阻特性来做电阻,1、合金薄膜电阻,掺杂多晶硅薄膜也是一个很好的电阻材料，广泛应用于硅基集成电路的制造。,采用一些合金材料沉积在二氧化硅或其它介电材料表面，通过光刻形成电阻条。常用的合金材料有： 钽 Ta 镍铬Ni-Cr 氧化锌 ZnO 铬硅氧 CrSiO,薄层电阻,不同掺杂浓度的半导体具有不同的电阻率，利用掺杂半导体的电阻特性，可以制造电路所需的电阻器。,2、多晶硅薄膜电阻,3、掺杂半导体电阻,方块电阻的几何图形,R,设计时只需考虑电阻的长宽比即可，R 根据工艺调整 例：设计一个2k基区电阻。 一般基区扩散的方块电阻为 200/，所以只要构造 长宽比为10的图形即可。,根据掺杂工艺来分类 扩散电阻 对半导体进行热扩散掺杂而构成的电阻，精度较难控制 离子注入电阻 离子注入方式形成的电阻，阻值容易控制，精度较高,利用与集成电路兼容的扩散工艺构成 的电阻器,利用与集成电路兼容的扩散层构成，主要根据掺入杂质浓度和扩散形成的结深决定阻值。,发射区的掺杂浓度高，电阻最小 基区电阻相对大，集电区的最大,扩散电阻,外延层扩散电阻,发射区扩散电阻(发射区扩散层),沟道电阻（夹层电阻）利用不同掺杂层之间的沟道形成的电阻器,沟道电阻,R,R=,减小结深，增加方块电阻的阻值；沟道电阻制作大阻值电阻的基本思想。即两扩散层之间的沟道,因结深难以精确控制，所以沟道电阻的阻值也不能精确控制，精度要求高的电路不能采用沟道电阻。,外延层沟道电阻,基区沟道电阻,P,电阻取决于夹层电阻率和结深,MOS多晶硅电阻,集成电路中几种扩散电阻器的比较,扩散电阻的功耗限制,单位电阻面积的功耗 PA,R,单位电阻条宽的工作电流IW,(PA/ R)1/2,单位电阻条宽的最大工作电流IW max,(PA max/ R)1/2,(PA max/ R)1/2,扩散电阻的最小条宽,版图设计规则所决定的最小扩散条宽 工艺水平和扩散电阻精度要求所决定的最小扩散条宽 电阻最大允许功耗所决定的最小扩散条宽,在设计时应取最大的一种,扩散电阻的最小条宽WRmin受三种因素的限制：,b.基区电阻等效模型 c.衬底电位与分布电容,集成电路中电阻模型,集成电路中电阻基本是由各扩散层形成，除了电阻本身，有反偏的PN结特性，带来附加的电阻和电容(寄生参数),衬底s，n端接最高电位防止电阻器的pn结正偏使电阻失效,晶体管有源电阻,采用晶体管进行适当连接并使其工作在一定的状态，利用它的导通电阻作为电路中的电阻元件使用 双极晶体管和MOS晶体管都可用作有源电阻,MOS管有源电阻器,MOS有源电阻及其I-V曲线,晶体管有源寄生电阻,R c= R 1 +R 2+ R 3+ R 4+ R 5,双极晶体管集电区电阻 集成电路中集电区电阻Rc要比分立管的大。Rc的增大 会影响高频特性和开关性能。,R 1 长方体电阻 R 2 埋层拐角体电阻 R 3 梯形电阻 R 4 埋层拐角体电阻 R 5 长方体电阻 分别计算出各区的电阻后相加,参看书： P.152,为方便起见常将集电极电流流经的区域划分为五个区, 4.3 集成电路的互连技术和电感,互连线 单片芯片上器件之间互连：金属化工艺，金属铝薄膜 电路芯片与外引线之间的连接(电路芯片与系统的互联)：引线键合工艺,为保证模型的精确性和信号的完整性，需要对互连线的版图结构加以约束和进行规整。,在连接线传输大电流时，应估计其电流容量 并保留足够裕量。,各种互连线设计应注意的问题,为减少信号或电源引起的损耗及减少芯片 面积，连线应尽量短。,为提高集成度，在传输电流非常弱时如： MOS栅极，大多数互连线应以制造工艺 提供的最小宽度来布线。,集成电路总电感可以有两种形式 单匝线圈 多匝线圈,多匝螺旋型线圈,三. 集成电路的电感,多匝直角型线圈,4. 4 集成器件和电路版图设计,一. 版图设计方式,主要规定了掩模版各层图形的宽度、 间隔、重叠和两个独立的层间距离 等的最小允许值。,版图设计规则是连接电路设计者 和电路生产者之间的桥梁,集电极引线,N,N+,P,PN结电容,微米设计规则 以微米为尺度表示版图最小允许值得大小。,设计规则 以为基本单位的几何设计规则。 将版图规定尺寸均取为的整数倍来表示。,有两种设计规则：微米设计规则，设计规则,控制掩模版各层图形的宽度、间隔和两个独立的层间距离,实际工艺中，值不能简单的按比例压缩，仍然保留微米 设计规则,按比例缩小原则,CV规则是在保持器件和电路中各点电位不变的条件下，尽量来缩小尺寸，以提高器件和电路的有关性能 。,CE缩小规则基本指导思想是在MOSFET内部电场不变的条件下， 通过按比例缩小器件的纵向和横向尺寸（与此同时， 电源电压和阈值电压也要与器件尺寸缩小相同的倍数）， 以提高跨导和减小负载电容，从而达到增强集成电路性能 的目的,为了提高器件和IC的频率、速度性能，就需要缩小器件的特征 尺寸。按比例缩小规则（scaling law）就是为了方便设计集成 电路(IC)所采取的一种规则,集成电路工艺流程针对大量应用的NPN管设计的,PNP晶体管制作需要采用与NPN管兼容的技术,衬底PNP管 发射区是利用NPN晶体管的基区兼容而成的 基区就是原来的外延层 集电区为衬底,NPN晶体管,横向PNP管 P型发射区和集电区是在标准基区P扩散流程中形成的 N型基区就是外延层，基极的引线区是在标准发射区N+ 扩散形成,多极NPN管 电流大，使电流均匀分布。 将集电极、基极、发射极分为多个电极，电极用金属电极连 接在一起。 集电区用一个埋层，集电极引线孔处要加N+扩散。,p159 图4.11和图4.12,双极型集成电路基本制造工艺相应的版图,第一次光刻 N+埋层扩散孔光刻,埋层氧化,外延,第二次光刻 P+隔离扩散孔光刻,第三次光刻 P型基区扩散孔光刻,第四次光刻 N+发射区扩散孔、 集电极引线扩散孔光刻,第五次光刻 引线接触孔光刻,第六次光刻 金属化内连线光刻- 反刻铝,栅压为零时，沟道不存在， 加上一个正的栅压才能形 成N型沟道,栅压为零时，沟道已存 在，加上一个负的栅压 才能使N型沟道消失,栅压为零时，沟道不存 在，加上一个负的栅压 才能形成P型沟道。,栅压为零时，沟道已存 在，加上一个正的栅压 可以使P型沟道消失,硅栅CMOS器件(反相器),一个增强型nMOS和增强型PMOS组成,CMOS反相器工作原理,输入端高电平时： nMOS管导通，pMOS截止，输出端通过导通 的nMOS管接地，输出端呈低电平 输入端低电平时： pMOS管导通，nMOS截止，输出端通过导通 的pMOS管接到VDD上，呈现高电平,N阱CMOS设计规则,表4.7列出的最小分辨率的微米规则与 规则工艺的特征尺寸，版图基本几何图形及间隔 MOS自隔离，P型衬底接地(Vss)，N阱区接VDD 多晶硅作引线，为降低电阻，减小功耗，提高速度。多晶硅要重掺杂N+ 减小接触电阻，金属与N+和P+接触连接(欧姆接触)；金属与多晶硅和衬底接触，需增大接触面积,N阱硅栅CMOS工艺流程 CMOS反相器,版图设计,主要规定了掩模版各层图形的宽度、间隔、重叠和两个独立的层间距离等的最小允许值,六. 双极和MOS集成电路的比较,制造工艺 MOS电路的源、漏极可同时扩散，只需1次扩散就形成。 一般双极电路至少需5次。工序和时间多，所以引入缺陷多，成品率低。,互连线 IC中互连线占的面积非常大。因双极电路输入阻抗低，要比MOS互连线多许多。MOS可用硅栅电极和部分多晶硅互连线进行工作。