电子技术基础数字部分第5版.doc

电子技术基础：数字部分（第5版） 作者： 康华光 著 华中科技大学电子技术课程组 编 丛 书 名： 出 版 社： 高等教育出版社 ：9787040177909 出版时间：2006-01-01 版次：5 页数：536 内容简介 电子技术基础：数字部分（第5版）为普通高等教育“十五”国家级规划教材。前版荣获2002年全国普通高等学校优秀教材一等奖。其特点如下：（1）加强了数字逻辑的概念与设计；（2）以CMOS器件为主兼顾其他类型的器件；（3）引入了Verilog硬件描述语言和QUARTUS集成开发软件，利用PLD和EDA技术可以实现多种数字逻辑电路；（4）采用新的思路和技术构建模数和数模转换器,作为模拟电路和数字电路的接口。全书内容包括：数字逻辑概论，逻辑代数和Verilog硬件描述语言，逻辑门电路，组合逻辑电路，锁存器和触发器，时序逻辑电路，存储器、复杂可编程器件和现场可编程门阵列，脉冲波形的产生和变换，模数和数模转换器，数字系统设计基础。电子技术基础：数字部分（第5版）可作为高等学校电气信息类（含电气类、电子类）等专业“数字电子技术基础”课程的教材。 AA472FFD8D1EE07E77279E739A4F9A7E目录 1 数字逻辑概论1.1 数字电路与数字信号1.1.1 数字技术的发展及其应用1.1.2 数字集成电路的分类及特点1.1.3 模拟信号和数字信号1.1.4 数字信号的描述方法1.2 数制1.2.1 十进制1.2.2 二进制1.2.3 十一二进制之间的转换1.2.4 十六进制和八进制1.3 二进制数的算术运算1.3.1 无符号二进制数的算术运算1.3.2 带符号二进制数的减法运算1.4 二进制代码1.4.1 二一十进制码1.4.2 格雷码1.4.3 ASCII码1.5 二值逻辑变量与基本逻辑运算1.6 逻辑函数及其表示方法小结习题2 逻辑代数与硬件描述语言基础2.1 逻辑代数2.1.1 逻辑代数的基本定律和恒等式2.1.2 逻辑代数的基本规则2.1.3 逻辑函数的代数化简法2.2 逻辑函数的卡诺图化简法2.2.1 最小项的定义及其性质2.2.2 逻辑函数的最小项表达式2.2.3 用卡诺图表示逻辑函数2.2.4 用卡诺图化简逻辑函数2.3 硬件描述语言Verilog HDL基础2.3.1 Verilog的基本语法规则2.3.2 变量的数据类型2.3.3 Verilog程序的基本结构2.3.4 逻辑功能的仿真与测试小结习题3 逻辑门电路3.1 MOS逻辑门电路3.1.1 数字集成电路简介3.1.2 逻辑电路的一般特性3.1.3 MOS开关及其等效电路3.1.4 CMOS反相器3.1.5 CMOS逻辑门电路3.1.6 CMOS漏极开路门和三态输出门电路3.1.7 CMOS传输门3.1.8 CMOS逻辑门电路的技术参数3.1.9 NMOS门电路3.2 TTL逻辑门电路3.2.1 BJT的开关特性3.2.2 基本BJT反相器的动态性能3.2.3 TTL反相器的基本电路3.2.4 TTL逻辑门电路3.2.5 集电极开路门和三态门电路3.2.6 BiCMOS门电路3.2.7 改进型TTL门电路抗饱和TTL电路*3.3 射极耦合逻辑门电路*3.4 砷化镓逻辑门电路3.5 逻辑描述中的几个问题3.5.1 正负逻辑问题3.5.2 基本逻辑门电路的等效符号及其应用3.6 逻辑门电路使用中的几个实际问题3.6.1 各种门电路之间的接口问题3.6.2 门电路带负载时的接口电路3.6.3 抗干扰措施3.7 用Vefilog HDL描述逻辑门电路3.7.1 CMOS门电路的Verilog建模3.7.2 CMOS传输门电路的Verilog建模小结习题4 组合逻辑电路4.1 组合逻辑电路的分析4.2 组合逻辑电路的设计4.3 组合逻辑电路中的竞争冒险4.3.1 产生竞争冒险的原因4.3.2 消去竞争冒险的方法4.4 若干典型的组合逻辑集成电路4.4.1 编码器4.4.2 译码器数据分配器4.4.3 数据选择器4.4.4 数值比较器4.4.5 算术运算电路4.5 组合可编程逻辑器件4.5.1 PLD的结构、表示方法及分类4.5.2 组合逻辑电路的PLD实现4.6 用Verilog HDL描述组合逻辑电路4.6.1 组合逻辑电路的门级建模4.6.2 组合逻辑电路的数据流建模4.6.3 组合逻辑电路的行为级建模小结习题5 锁存器和触发器5.1 双稳态存储单元电路5.1.1 双稳态的概念5.1.2 双稳态存储单元电路5.2 锁存器5.2.1 SR锁存器5.2.2 D锁存器5.3 触发器的电路结构和工作原理5.3.1 主从触发器5.3.2 维持阻塞触发器5.3.3 利用传输延迟的触发器5.3.4 触发器的动态特性5.4 触发器的逻辑功能5.4.1 D触发器5.4.2 JK触发器5.4.3 T触发器5.4.4 SR触发器5.4.5 D触发器功能的转换5.5 用Verilog HDL描述锁存器和触发器5.5.1 时序电路建模基础5.5.2 锁存器和触发器的Verilog建模实例小结习题6 时序逻辑电路6.1 时序逻辑电路的基本概念6.1.1 时序逻辑电路的模型与分类6.1.2 时序电路逻辑功能的表达6.2 同步时序逻辑电路的分析6.2.1 分析同步时序逻辑电路的一般步骤6.2.2 同步时序逻辑电路分析举例6.3 同步时序逻辑电路的设计6.3.1 设计同步时序逻辑电路的一般步骤6.3.2 同步时序逻辑电路设计举例6.4 异步时序逻辑电路的分析6.5 若干典型的时序逻辑集成电路6.5.1 寄存器和移位寄存器6.5.2 计数器6.6 用Verilog HDL描述时序逻辑电路6.6.1 移位寄存器的Vernog建模6.6.2 计数器的Verilog建模6.6.3 状态图的Vemog建模6.7