微机课件05第五章：内存储器和存储体系.ppt

第五章 内存储器和内存体系,半导体存储器概述 RAM和ROM 存储器与微处理器连接 并行存储器 重点： 硬件上CPU如何连接存储器？,本章内容,5.1 存储器概述,多 级 存 储 体 系 结 构,存取速度快 位成本高 容量小,存取速度慢 位成本低 容量大,高速缓存Cache（强调速度） 位于主存和CPU之间，存取速度和CPU匹配，高于主存 计算机正在执行的程序和数据 主存 计算机运行期间的程序和数据 外存（容量） 存放当前暂时不用的程序、数据或需要永久保存的信息,5.1.1 存储体系结构,5.1.2 半导体存储器分类,存取容量 存取时间 存储周期 存储带宽,5.1.3 性能指标,1024*4,=N*M（存储单元*单元存储位）,=数据写入或读出的时间,=连续2次读/写间隔的最小时间,=单位时间里存取的信息量,5.2.1 SRAM(静态RAM) 由触发器电路构成基本单元 有6个场效应管： 由4个场效应管存储0和1 另2个场效应管作为存储单元到用于读写的位线的控制开关 每个基本单元可存储0或1 掉电数据丢失,5.2 读写存储器与只读存储器,SRAM读一位数据,SRAM写一位数据,DRAM(动态RAM) 利用电容存储电荷的多寡来表示0或1 需要动态刷新，否则数据丢失 掉电数据丢失,5.2.2 DRAM,由一个电容和一个晶体管组成的DRAM单元,ROM，不可擦写 EPROM，紫外光可擦写 EEPROM，高电压可擦写 Flash EEPROM，按扇区擦写,5.2.3 只读存储器ROM,NOR Flash工作原理,存储芯片(M*N)存放大量二进制位,M个存储单元,存放N个二进制位,考虑的问题： CPU总线的负载能力 CPU与存储器的速度匹配问题 存储器地址分配与译码,5.3 存储器与微处理器的连接,一个存储器往往由一定数量的芯片构成 选择过程： 选择存储芯片（片选） 选择芯片内部的存储单元（字选）,1存储器地址分配与译码（1）,8K*8,8K个存储单元,存放8个二进制位,选择其中的一个单元，需要多少位地址呢？ 13位（213）,需要多少位数据线呢？ 8位,选择存储芯片内,2个8K*4组成一个16K*4,选择其中的一个单元，需要多少位地址呢？ 14位（214）,13位选择某一芯片8K个存储单元中的一个 1位 选择是哪一个8K的芯片,需要多少位数据线呢？ 4位,选择存储芯片,全译码法 将除去片内寻址的地址线外的全部地址线用于地址译码 部分译码 将除去片内寻址的地址线外的部分地址线用于地址译码,1存储器地址分配与译码（2）,位扩展（M*N1M*N2） 芯片的字数满足存储器字数的要求，但字长不够 位扩展的连接 各存储芯片的片内地址线并联，接至CPU地址总线 各存储芯片的读写线并联，接至CPU的读写控制端 各存储芯片的片选线并联，接至CPU访存信号 各存储芯片的数据线单独列出，接至CPU的对应位,2存储芯片与CPU的连接（1）,位扩展示意图（1K*41K*8）,A0 A9,D7D4,D3D0,字扩展 芯片的字长满足要求，但芯片的字数不够 字扩展的连接方式 各存储芯片的读写线并联，接至CPU的读写控制端 各存储芯片的数据线并联，接至CPU的数据总线 各存储芯片的片内地址线并联，接至CPU地址总线低位 各存储芯片的片选线接译码器不同输出，译码器输入接至CPU地址总线高位，译码器一控制端接访存信号,2存储芯片与CPU的连接（2）,A0 A13,D7 D0,字扩展示意图（16K*864K*8）,字和位同时扩展（M1*N1M2*N2） 芯片的字数和字长均不满足存储器的要求 字和位同时扩展的连接方式 所有芯片的片内地址线、读/写控制线均对应地并接在一起，连接到CPU地址和控制总线的对应位上。 同一地址区域内，不同芯片的片选信号连在一起，接到片选译码器的同一输出端；不同地址区域内的芯片的片选信号分别接到片选译码器的不同输出端 不同地址区域内，同一位芯片的数据线对应地并接在一起，连接到数据总线的对应位上。不同位芯片的数据线分别连接到数据总线的不同位上。,2存储芯片与CPU的连接（3）,A0A9,D7D4,D3D0,字位同时扩展示意图（1K*4 2K*8）,解决CPU和主存间速度、容量匹配问题的方法 双端口存储器（空间并行技术） 并行主存系统（时间并行技术） 高速缓冲存储器（5.5） 虚拟存储技术（5.6）,5.4 并行存储器,n个容量相同的存储器/存储体，它们具有各自的地址寄存器、数据线、时序，可以独立编址、同时工作。各自以等同的方式与CPU传送信息。理想情况下，如果程序段或数据块都是连续地在主存中存取，将大大提高主存的访问速度。 各存储体的编址采用交叉编址方式，即将一套统一的编址，按序号交叉地分配给各个存储体。,5.4.2 多模块交叉存储器,P146 图5-13,数据总线,5.4.3 80X86存储组织