数字电子技术第五章.pptVIP

第五章 常用时序集成电路及其应用,第一节 时序集成模块的国标符号,第二节 计数器,第三节 寄存器,第四节 序列码发生器,第五节 时序模块的应用,小结,第一节 时序集成模块的GB/T 4728.12-1996国标符号,国际电工委员会标准IEC617-12,国家标准GB/T 4728.12-1996,优点：少用或不用其他参考文件就能确定所描述的逻辑电路的功能性质。,控制块接收的输入信号有:控制输入 置数、计数、 移位、使能、 清零及时钟。,控制块产生的信号有:控制输出 终止计数、 进位及借位。,GB/T 4728.12-1996标准符号将时序电路分成两个主要部分：控制块和时序块。,第一节 时序集成模块的GB/T 4728.12-1996国标符号,控制块,时序块,时序块产生的信号:数据输出 计数、移位状态。,时序块接收的输入信号: 数据输入。,第一节 时序集成模块的GB/T 4728.12-1996国标符号,第一节 时序集成模块的GB/T 4728.12-1996国标符号,不同形状”与”门的等价,一般情况下，输入在符号的左端，输出则在右端。,“与”运算相互关系用“&”符号表示。,输出与输入相“与”,第一节 时序集成模块的GB/T 4728.12-1996国标符号,输出“或”相互关系表示法,第一节 时序集成模块的GB/T 4728.12-1996国标符号,“控制”相互关系规定了控制输入功能，中规模和大规模集成电路的控制输入使能或禁止数据的输入或输出。,可预置可逆二进制计数器74169,正边沿触发，用“”表示。,举例一个时序模块,第一节 时序集成模块的GB/T 4728.12-1996国标符号,CLK,总定性符位置 CTR表示计数器，DIV16表示能被16整除的计数器。 放在控制块的顶部。,两个使能端，低电平有效。,数据输入端和数据输出端 进位或借位输出端,若原QAQBQCQD=0000，CLK上升沿后，输出为0001。,若原QAQBQCQD=1110，CLK上升沿后，输出为1111。,2，3，5，6代表与各种输入M2，M3，G5和G6相互关联。,“+”表示加1计数。使用符号“/”与其他的控制输入分隔。,第二节 计数器,按进位方式，分为同步和异步计数器。 按进位制，分为模2、模10和任意模计数器。 按逻辑功能，分为加法、减法和可逆计数器。 按集成度，分为小规模与中规模集成计数器。,用来计算输入脉冲数目,计数器的分类,动画计数器,部分常用集成计数器,第二节 计数器,四位二进制同步计数器,第二节 计数器,四位二进制可逆计数器,中规模异步计数器,一、四位二进制同步计数器,（二） 四位二进制同步计数器74163,（一） 四位二进制同步计数器74161,（三） 74161/74163功能扩展,（一）四位二进制同步计数器74161,内部由四个主从JK触发器和控制电路构成。,逻辑符号,CO,CP,关联数据有1，2，3，4和5。,M1端子为低电平时，为M1模式；高电平为M2模式。此端引入线为低时，为M1模式，关联数字是1，观察时序块中有关联数字1，并且有关联数字5表示C5有效，即时钟上升沿时，将输入端数字送到输出端。同步预置。,时钟输入信号用CP表示。,G3，G4关联数字为3，4。当CP端子2，3，4有效（即M2 ，G3，G4为高电平）时，计数器加1计数。用CTT和CTP表示。,CTP、CTT：可作为使能端和多片级联使用。,控制块输出端3CT=15（即时序块输出Q3 Q2 Q1 Q0=1111 ），其中3关联G3端。G3为高电平，且Q3 Q2 Q1 Q0=1111 时，控制输出端3CT=15端输出有效高电平。用CO表示。,74161外引线功能端排列图,（一）四位二进制同步计数器74161,74161功能表,用VHDL实现74161,LIBRARY IEEE USE IEEE.std_logic_1164.all; USE IEEE.std_logic_arith.all; ENTITY v74LS161 IS PORT (CP,CR_L,LD_L,CTP,CTT:IN STD_LOGIC; D:IN UNSIGNED (3 DOWNTO 0); Q:OUT UNSIGNED (3 DOWNTO 0); CO:OUT STD_LOGIC); END v74LS161; ARCHITECTURE v74LS161_arch OF v74LS161 IS SIGNAL IQ: UNSIGNED (3 DOWNTO 0); BEGIN PROCESS (CP,CTT,CR_L),中间信号IQ是为了交换中间数据。如果直接用输出Q，那么定义的输出必须为缓冲而不是输出。,（一）四位二进制同步计数器74161,BEGIN IF CR_L=0 THEN IQ 0); END IF; IF (CPEVENT AND CP=1) THEN IF LD_L=0 THEN IQ = D; ELSIF (CTT AND CTP)=1 THEN IQ = IQ+1 END IF; IF (IQ=15) AND (CTT=1) THEN CO = 1; ELSE CO = 0; END IF; END IF； Q =IQ; END PROCESS; END v74LS161_arch;,CR_L表示清零信号且为低电平有效。,CP上升沿有效。,（二）四位二进制同步计数器74163,74163功能表,74161功能表,(1)外引线排列和 74161相同。,(2)置数，计数，保持功能与74161相同。,(3)清零功能与74161不同。,特点：,比较四位二进制同步计数器,同步预置 保持 计数,同步预置 保持 计数,5CT=0,74163,异步清零 同步清零,连接成任意模M 的计数器,(1) 同步预置法,(2) 反馈清零法,(3) 多次预置法,(三）74161/ 74163功能扩展,态序表 计数 输 出 N Q3 Q2 Q1 Q0 0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,例1:设计一个M=10的计数器。,方法一: 采用后十种状态,CO=1,0,(1) 同步预置法,f/10,例2: 同步预置法设计 M=24 计数器。,0 0 0 1,1 0 0 0,0,1 0 0 0,0 0 0 0,（24）10=（11000）2,初态为：0000 0001,终态：00011000,0 0 0 0,1 0 0 0,连接成任意模M 的计数器,(1) 同步预置法,(2) 反馈清零法,(3) 多次预置法,(三）74161/ 74163功能扩展,例3: 分析图示电路的功能。,0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0,采用74161,0,0 0 0 0,（2）反馈清零法,态序表 N Q3 Q2 Q1 Q0,连接成任意模M 的计数器,（1）同步预置法,（2）反馈清零法,（3）多次预置法,（三）74161/74163功能扩展,M=10 计数器,态序表 N Q3 Q2 Q1 Q0 0 0 0 0 0,例4: 分析电路功能。,2 0 1 0 1 3 0 1 1 0 4 0 1 1 1 5 1 0 0 0,7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,1 0 1 0 0,6 1 1 0 0,例5：用VHDL语言设计多次预置的十进制电路。,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;,ENTITY COUNT10 IS; PORT(CLK:IN STD_LOGIC; DATE_OUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END COUNT10;,例5：用VHDL语言设计多次预置的十进制电路。,WAIT UNTIL CLKEVENT AND CLK=1 ; IF TEMP=“1111” THEN TEMP=“0000” ELSIF TEMP(2)=0 THEN TEMP(2 DOWNTO 0):=“100”; ELSE TEMP:=TEMP+1; END IF; DATE_OUT=TEMP;,计数到Q2=0状态时，则呈置数状态，下一个脉冲到来后，置Q2Q1Q0=“100”，Q3维持不变。,其它情况按照8421码计数。,计数到1111状态时，下一个脉冲回到0000状态。,若干片同步计数器组成同步计数链时，就要利用计数控制端CTT、CTP传递进位信号。,（4）同步计数器的级联,三、中规模异步计数器,二、四位二进制可逆计数器,一、四位二进制同步计数器,第二节 计数器,3和G3相关联。,D A:时序块的数据输入，从高位低位。 QD QA :时序的数据输出， 从高位低位。,1. 逻辑符号,二、四位二进制可逆计数器74193,CT=0表示输出清零，无任何关联数字，所以是异步清除,高电平有效，用CR标识。 2+和G2关联，只要G2高电平有效，2+上升沿到时，加1计数。用UP 、DN 标识。反之， 1-和G1关联，只要G1高电平有效，1-上升沿到时，减1计数。 即双时钟输入。,G3不受任何关联，而关联时序块中的数据输入端。当低电平时，数据从输入到输出。用LD标识，且异步预置。,减到最小 值时产生借位 信号QCB=0,加到最大 值时产生进位 信号QCC=0,74193功能表,二、四位二进制可逆计数器74193, 连接成任意模M 的计数器,(1) 接成M16的计数器,(2) 接成M16的计数器,2. 74193功能扩展,二、四位二进制可逆计数器74193,0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,例6：用74193设计M=9 计数器。,方法一:采用异步预置、加法计数,（1）接成M16的计数器,态序表 N QD QC QB QA,方法二:采用异步预置、减法计数,0 1 0 0 1 1 1 0 0 0 2 0 1 1 1 3 0 1 1 0 4 0 1 0 1 5 0 1 0 0 6 0 0 1 1 7 0 0 1 0 8 0 0 0 1 9 0 0 0 0,例7：用74193设计M=9 计数器。,态序表 N QD QC QB QA,（1）接成M16的计数器, 连接成任意模M 的计数器,(1) 接成M16的计数器,(2) 接成M16的计数器,2. 74193功能扩展,二、四位二进制可逆计数器74193,例8: 用74193设计M=147 计数器。,方法一:采用异步清零、加法计数。,M = (147)10 =(10010011)2 需要两片74193,（2）接成M16的计数器,1 1 0 0,1 0 0 1,0 0 0 0,0 0 0 0,M = (147)10 =(10010011)2,1 0 0 1,1 1 0 0,1 1 0 0,1 0 0 1,例9:用74193设计M=147 计数器,（2）接成M16的计数器,三、中规模异步计数器,二、四位二进制可逆计数器,一、四位二进制同步计数器,第二节 计数器,(1) 触发器A：模2 CPA入QA出 (2) 触发器B、C、D：模5异步计数器。 CPB 入QD QB出,1 . 逻辑符号,三、异步计数器74290,Z3若有效，则下面的与门输出高电平。关联数字是3，又根据第一个时序块有3CT=1，则第一个时序块输出为1。同样，又根据第二个时序块有3CT=4，则第二个时序块输出为100，QD=1。从总输出看为1001，即9，所以此时为置9功能。输入用Sg(1)和Sg(2)标识。,Z3若无效，即下面的与门输出低电平。若上面的与门输出高电平，关联数字是非3，即置9无效。数据输出端清零。输入用R0(1)和R0(2)标识。,0 0 0 0,(3)计数：当R01、R02及Sg1、Sg2有低电平时，且当有CP下降沿时，即可以实现计数。,三、异步计数器74290,例 1：采用74290 设计M=6计数器。,方法一：利用R端,0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 1 0 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0,0110,0 0 0 0,M=6 态序表 N QA QB QC QD,例 2：采用74290 设计M=7计数器。,M=7 态序表 N QA QB QC QD 0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 1 0 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0 7 1 0 0 1,方法二：利用S 端,0110,1 0 0 1,例 3：用74290 设计M=10计数器。,M=10 态序表 N QAQDQC QB 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 1 0 0 0 6 1 0 0 1 7 1 0 1 0 8 1 0 1 1 9 1 1 0 0,要求：采用5421码计数,f,例 4：用74290 设计M=88计数器。,方法三：采用两片74290级联,0,1,寄存器 移位寄存器,单向移位寄存器,双向移位寄存器,第三节 寄存器,用来存放数据,一、寄存器的分类,CT=0表示此端子为低电平时，四个触发器的输出为零。不受任何关联数字影响，异步清除。,（一）中规模寄存器74175,RG4表示四个触发器构成的寄存器。,C1表示此端子是时钟，且上升沿有效。,1.逻辑符号,2.功能,二、寄存器,关联数字是1，关联到时序块的输入端数据送到触发器的输出。,假设4是低位寄存器，1是高位寄存器。,由D触发器的特性方程可知：,欲存入数码1011：,采用串行输入 只有一个数据输入端,？,解决的办法：,在 4个移位脉冲的作用下 ，依次送入数码。,左移寄存器：,先送高位，后送低位。,右移寄存器：,先送低位，后送高位。,由于该电路为一左移寄存器，数码输入顺序为：,1,0,1,1,欲存入数码1011，即D1D2D3D4= 1011,2. 功能,1. 逻辑符号,（二）四位单向移位寄存器74195,Q3溢出,74195功能表,（二）四位单向移位寄存器74195,0,1,Q0,2. 功能,1. 逻辑符号,（三）四位双向移位寄存器74194,(3) 保持：M0模式时（ MA和MB为低电平），无关联数字，保持输出状态不变。,（三）四位双向移位寄存器74194,74194功能表,1,0,1,0,用VHDL程序实现8位移位寄存器,定义一个中间信号IQ,（三）四位双向移位寄存器74194,2. 环形计数器,1. 数据转换,3. 扭环形计数器,4. 分频器,（四）寄存器的应用,1.七位串行并行转换,CP,1,1,并行送数,清零,1 D0 0 1 1 1 1 1 1 1,0,0,右移,2 D1 D0 0 1 1 1 1 1 1,0,右移,串行并行,七位并行串行,0,1,并行送数,启动,2 1 0 D0 D1 D2 D3 D4 D5 1,0,右移,3 1 1 0 D0 D1 D2 D3 D4 1,0,右移,直到Q5Q4 Q3Q2 Q1Q0=111111,例1：用74195构成M=4的环形计数器。,2.环形计数器,启动, , ,（2）判断触发器个数： 计数器的模 n(n为移位寄存器的个数)。,1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1,例2：设计一M=8的扭环形计数器。,SRG4,CT=0,M1SHIFT,M2LOAD,2,3D,K,1,CP,Q0,Q1,Q2,Q3,C3/1,1,3K,Q3,J,1,3J,2,3D,启动,0 ,（2）判断触发器个数： 计数器的模2 n (n为移位寄存器的位数)。,分频器,第四节 序列码发生器,一、反馈型序列码发生器,二、计数器型序列码发生器,按一定规则 排列的周期性串 行二进制码。,任意长度的序列码,一、反馈型最长线性序列码发生器,反馈移位型序列码发生器是由移位寄存器和组合反馈电路组成。,工作在左移操作状态 。,态序表 N Q0 Q1 Q2 Q3 DSL,0 0 1 1 1 1 1 1 1 1 1 0 2 1 1 1 0 0 3 1 1 0 0 1 4 1 0 0 1 1 5 0 0 1 1 1,在时钟脉冲作用下，Q3输出 110011110011。,在上述序列信号中，110011是一个循环周期，其循环长度S=6。如果由不同的Q端输出，其序列中1和0的排列相同，仅是初始相位不同。,二、计数器型序列码发生器,2.按要求设计组合输出电路。,计数器+组合输出电路,（一）电路组成,（二）设计过程,1. 根据序列码的长度S设计模S计数器，状态可以自定。,例3：设计一产生110001001110序列码发生器。,第一步：设计计数器 （1）序列长度S=12，可以设计模12计数器。 （2）选用74161。 （3）采用同步预置法。 （4）设定有效状态为 QDQCQBQA=01001111。,二、计数器型序列码发生器,第二步：设计组合电路,（1）列出真值表,（2）卡诺图化简,（3）采用8输入数据选择器实现逻辑函数：,二、计数器型序列码发生器,若对应的方格内 有0也有1，则应为1格对应的输入变量的积之和（此积之和式中只能含余下的变量）。,若对应于选择器卡诺图的方格内全为1，则此Di= 1；反之，若方格内全为0，则D