硬件测试技术信号完整性测试分解.ppt

,硬件测试部 韩海磊 2009.5.24,客户第一 | 阳光沟通 | 团队协作 | 拥抱变化 | 学习成长,信号完整性基础,不断缩小的特征尺寸,为什么要进行信号完整性分析？,信号边缘速率越来越快 片内和片外时钟速率越来越高 系统和板级SI、EMC问题更加突出,越来越强的电路功能,电路的集成规模越来越大 I/O数越来越多 单板互连密度不断加大,越来越强的市场竞争,推向市场的时间不断减少 开发成本成为主要推动力 越来越强的市场竞争一次性设计成功的挑战,Signal Integrity定义,信号完整性（Signal Integrity）：就是指电路系统中信号的质量，如果在要求的时间内，信号能不失真地从源端传送到接收端，我们就称该信号是完整的。,信号完整性它包含两方面的内容，一是独立信号的质量，另一个是时序。我们在电子设计的过程中不得不考虑两个问题： 信号有没有按时到达目的地？ 信号达到目的地后它的质量如何？ 我们做信号完整性分析的目的就是确认高频数字传输的可靠性。,在数字系统中，信号以逻辑0或者1的方式从一个器件传输到另外一个器件，信号到底是0还是1一般来说它们都是有一个参考电平的。在接收端的输入门里面，如果信号的电压超过高电平参考电压Vih，则该信号被识别为高逻辑；如果信号的电压低于低电平的参考电压Vil，则该信号就被识别为低逻辑。我们下面这个图就是一个理想的信号,信号完整性的一些概念,1.传输线（Transmission Line）：由两个具有一定长度的导体组成回路的连接线，我们称之为传输线，有时也被称为延迟线。传输线一共有四种:微波线,带状线,差分线和放射状传输线,2.集总电路（Lumped circuit）：在一般的电路分析中，电路的所有参数，如阻抗、容抗、感抗都集中于空间的各个点上，各个元件上，各点之间的信号是瞬间传递的，这种理想化的电路模型称为集总电路。 3.分布式系统(Distributed System)：实际的电路情况是各种参数分布于电路所在空间的各处，当这种分散性造成的信号延迟时间与信号本身的变化时间相比已不能忽略的时侯，整个信号通道是带有电阻、电容、电感的复杂网络，这就是一个典型的分布参数系统 4.特征阻抗（Characteristic Impedance）：交流信号在传输线上传播中的每一步遇到不变的瞬间阻抗就被称为特征阻抗，也称为浪涌阻抗，记为Z0。可以通过传输线上输入电压对输入电流的比率值(V/I)来表示,5.趋肤效应（Skin effect）：指当信号频率提高时，流动电荷会渐渐向传输线的边缘靠近，甚至中间将没有电流通过。与此类似的还有集束效应，现象是电流密集区域集中在导体的内侧 6.反射（Reflection）：指由于阻抗不匹配而造成的信号能量的不完全吸收，发射的程度可以有反射系数表示。,7.过冲/下冲（Over shoot/under shoot）：过冲就是指接收信号的第一个峰值或谷值超过设定电压对于上升沿是指第一个峰值超过最高电压；对于下降沿是指第一个谷值超过最低电压，而下冲就是指第二个谷值或峰值 8.振荡：在一个时钟周期中,反复的出现过冲和下冲,我们就称之为振荡 9.串扰：串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰，这种干扰是由于传输线之间的互感和互容引起的。,10.地弹（Ground Bounce）：指由于封装电感而引起地平面的波动，造成芯片地和系统地不一致的现象。 主要的信号完整性问题包括反射、振荡、地弹、串扰等,在信号完整性测试中主要的测量参数： 上升时间（risetime) :上升沿从10%到90%（或者20%-80%）所需要的时间 下降时间（falltime）:下降沿从90%到10%（或者80%-20%）所需要的时间 过冲（Overshoot）:就是第一个峰值或谷值超过设定电压对于上升沿是指最高电压 而对于下降沿是指最低电压,下冲（undershoot）:就是第二个峰值或谷值超过设定电压 对于上升沿过度地谷值或对于下降沿太大地峰值。 设置时间（settling time）就是对于一个振荡的信号稳定到指定的最终值所需的时间,信号的偏移（skew）：是对于同一个网络到达不同的接收器端之间的时间偏差。 Slew rate：就是边沿斜率（个信号的电压相对时间改变的比率）。 建立时间（setup time）：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间（hold time）：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器,电平没有达到逻辑电平门限,负载过重 传输线过长 电平不匹配 驱动速度慢,常见的信号完整性现象及其产生的原因,多次跨越逻辑电平阈值错误,电感量过大 阻抗不匹配,延时错误(Propagation Delay),负载过重 传输线过长 驱动速度慢,上冲/下冲,高速、大电流驱动 阻抗未匹配 电感量过大,振铃（不单调）,传输线过长 串扰 多负载 阻抗不匹配,昏睡的眼图,原因很多： 阻抗不连续，损耗,串行总线及测试 从并行总线到串行总线 PCI Express简介,总线发展的6大特点: 单端信令= 差分信令 并行数据= 串行数据 共享时钟= 嵌入式时钟 预加重 扩频时钟,总线发展的特点,大的信号电压摆幅 更多的EMI干扰与噪声, 较低的SNR,单端信令和差分信令比较,第一点: 单端信令= 差分信令,小的信号电压摆幅, 更少的耗电 更少的EMI干扰与噪声, 差分信令 去除共模噪声, 实现较高的SNR,差分方法 测量1个差分信号 2个通道A/D前相减 运放CMRR30dB! 不需De-Skew,差分信号测试方法,单端方法 测量2个单端信号 2个通道A/D后相减 需要De-Skew,Data与CLK的Skew = 建立保持时间违反 通过复杂的布线促使在接收端不违反建立保持时间 速度高= 建立保持时间窗口更小= 更难控制布线传输延迟一致串行数据 PCB占用空间较小 测试建立保持时间= 测试抖动,并行数据和串行数据,第二点: 并行数据= 串行数据,PCB上的并行总线走线和串行总线走线,共享时钟和嵌入式时钟,第三点: 共享时钟= 嵌入式时钟,共享时钟: 范例: PCI 时钟与数据分别不同路径被传送 布线时要注意不能违反建立与保持时间 源同步Source Synchronous: 范例: AGP 单一Strobe, 或时钟加Strobe, 并行多路数据源同步 布线时要注意不能违反建立与保持时间 串行差分: 范例: PCI-E 单传数据, 不传时钟, 接收端恢复时钟 布线时需要注意一对差分线的传输时延 更简洁的布线, 容易实现更长的传输距离与速度 串行差分 需要注意：眼图、抖动、阻抗连续性和匹配,抖动的定义为“信号的定时事件与其理想位置之间的偏差,抖动,按待测试信号的种类来划分： 时钟抖动 数据抖动,按计算方法来划分： TIE抖动：信号周期相对于一个已知或恢复时钟的误差。 Period抖动：是在多个周期内对信号周期的变化进行的测量。 Cycle to Cycle抖动：是对信号相邻周期的变化进行测量的结果。 Half Period抖动：半个周期的抖动变化（与Period jitter的计算 类似,例：某100MHz时钟，第一个到第四个周期分别为9.9ns, 10.1ns, 9.9ns, 10.0ns，假设其理想时钟固定在10ns TIE Jitter： T1 = 10-9.9 = 0.1, T2 = 10-10.1 = -0.1, T3 = 10-9.9 = 0.1 ,T4 = 10-10 = 0 TIE pk-pk jitter = 0.1 (-0.1) = 0.2 ns TIE RMS jitter = 参数T1T4 的标准偏差,Period Jitter P1 = 9.9 P2 = 10.1 P3 = 9.9 P4 = 10 Period Jitter pk-pkvalue = 10.1 -9.9 = 0.2 ns Period Jitter RMS value =参数P1P4 的标准偏差 Cycle to Cycle jitter C1 = P2-P1 = 10.1-9.9 = 0.2 C2 = P3-P2 = 9.9-10.1 = -0.2 C3 = P4-P3 = 10-9.9 = 0.1 Cycle to cycle jitter PK-PK value = 0.4 ns Cycle to cycle jitter RMS value =参数C1C4 的标准偏差,抖动的分类,Tj：为在特定BER下的总抖动。 Dj：固有抖动是总抖动的峰峰非随机部分。该参数是所测得的周期性抖动（Pj）的峰峰值和数据相关性抖动（DDj）之和。DJ 的最常见原因，包括反射、串音、开关噪声以及电磁干扰EMI。 Pj：周期性抖动（有时称为“正弦抖动”）是由与数据信号不相关的原因引起的抖动。该DJ 组件来自于相邻的电路，例如电源噪声、片上振荡器、数据总线等，我们可以观测其抖动频率成分，再根据其抖动频率成分找到抖动源，采取相关措施减少抖动。 DCD：占空比失真是在所捕获的波形中测量所有脉冲得到的正向脉冲（低高低）和负向脉冲（高低高）之间的宽度的平均差。 ISI：码间干扰抖动是数据跳变序列相关的系统影响导致的峰峰抖动。 Rj：随机抖动被认为是服从高斯分布并且是无界的，Rj的主要来源是热噪声， Rj（随机抖动）(Tj-Dj)/N，N 是相对应所选BER（或者置信区间）的标准偏差的数量。,眼图的形成,传统眼图,实时眼图：,预加重Pre-Emphasis,Fequency Dependent Loss: 基本上传输线是一低通滤波器,