ISE10.1软件操作步骤.doc

1新建工程1双击ISE图标，打开ISE ,进入主界面2新建一个工程会看到如下对话框建立一个工程名，注意文件的存储路径必须是英文，不能含有汉字，选择next，进入下一个对话框选择相应的FPGA的型号，选择next，一直选择next，直到finish，然后将会看到如下界面3在工程suorce for的下面的空白处单击，添加新的文件。如下图所示。选择 new source 之后将会看到如下对话框给文件添加工程名，选择 Verilog Module ,注意file name的工程名要加后缀.v,选择next，一直到finish。然后将会看到如下界面2添加程序1选择合适的程序输入进去，注意保存。2再在source for的空白处单击，新建一个new source选择后，将会看到如下对话框选择 test bench waveform ，file name 的文件名加下划线，作为与其他文件的区分。然后一直next，直到看到如下对话框。在Initial Length of Test Bench中可以选择所要仿真的时间长度。点击finish后就会看到如下界面。有蓝色部分的是可以选择的，你能选择你所需要仿真的数据。3仿真程序1选定后，点击Source框下的的Source for，如下图所示。选择Source for选项下地 Behavooral Simulation。Processes框下的Processes然后再在Source框下选择lizi.v。打开Xilinx ISE Similtor下的子文件，双击Similate Behavioral Model，进行仿真。在最下面的栏目中将会显示程序运行得进度，以及是否会出现错误。仿真完成后就会出现如下界面4给文件加核Source框下的空白处右击，添加一个source for 文件，与前面相同,然后会看到如下对话框。选择你所需要添加的核，注意file name的文件名必须是你所添加的核的文件名。然后选择next，会出现如下对话框。选择你添加的核，点击next，直到出现如下对话框在Nember of Control Parts下选择所需要添加的核的个数，然后finish.添加成功的核会显示在Source框中，如下图所示添加其他核的步骤也是这样，不同的是改变Nember of Control Parts选项中的数字。5 Constraints 1添加时钟，在Processes中选择User Constraints下的“Floorplan IO”并双击。在弹出的对话框中，然后将时钟CLK托动到“AJ15”然后关闭对话框保存就可以完成对时钟的添加了。（如果是组合逻辑，就不需要时钟约束）6 synthesize your design在ISE里进行综合，在processes窗口中双击SynthesizeXST，如果有错误就按照报错点修改，直到没有错误。7 implement your design 双击“Implement Design”实现设计。8 Generate Programming File双击“Generate Programming File” 生成bit文件9Analyze Design Using Chipscope 1试在Processes窗口中选择双击“Analyze Design Using Chipscope”进入ChipScope Pro Analyzer窗口，点击图标检查连接情况。2然后下载bit文件到板子上，单击菜单栏中的“Device”，在下拉菜单中选择所用器件，在所用器件名上右击然后选“Configure”，在弹出的对话框中单击“Sele