基于沟槽型功率器件的三层掩膜板工艺设计.doc

基于沟槽型功率器件的三层掩膜板工艺设计 王善屹1，郭筝1，楼颖颖2，钱亮2 （1.上海交通大学微电子学院，上海xx40；2.上海华虹宏力半导体制造有限公司，上海202103） 摘要：针对低压功率器件传统工艺流程进行创新和优化，以原有的6层掩膜板为基础，对掩膜板层数进行削减，用接触孔掩膜板完成原有的保护环掩膜板，工作区掩膜板及N+区掩膜板的作用。器件的电性参数目标，通过设计具体工艺参数，并对其进行仿真，以验证工艺可行性。所用的参数与设计方案适用于所有低压功率器件生产制造。 关键字：功率器件；沟槽型功率器件；掩膜板；工艺仿真 ：TN386.1?34：A：1004?373X（xx）20?0146?04 ：xx?04?10 Technologicaldesignofthree?layermasktechnologybasedontrenchtypeMOSFETWANGShanyi1，GUOZheng1，LOUYingying2，QIANLiang2 （1.SchoolofMicroelectronics，ShanghaiJiaoTongUniversity，Shanghaixx40，China；2.ShanghaiHuahongGraceSemiconductorManufacturingCorporation，Shanghaixx03，China） Abstract：Theinnovationandoptimizationforthetraditionaltechnologyprocessoflow?voltagepowerdevicewereconduct?ed.Basedonoriginalsix?layermask，themasklayerswerereduced.Thefunctionsofprotectingringmask，workingareamaskandN+areamaskarewerereplacedbythecontactholemask.Theelectricalparametersofthedeviceweresimulatedbydesign?ingthespecifictechnologytechnologicalparameters，thefeasibilityofthetechnologywasverified.Theproposedparametersanddesignschemearesuitableforproductionandmanufactureofalllow?voltageMOSFETs. Keywords：powerdevice；trenchMOSFET；mask；technologysimulation 半导体功率器件是进行功率处理的半导体器件，也是电子科技技术发展的基础与核心。随着新兴产业的兴起和社会的进步，其应用领域也逐渐拓宽，从最初的电源、开关到如今的显示、节能，甚至环境保护等不同领域都有广阔的应用前景。功率半导体器件已成为半导体技术研究的重要方向之一，同时也产生了功率电子学新的学科分支。然而随着半导体器件集成度的日益提升，使得单颗芯片的售价越发低廉，从而增加企业制造成本。本文通过对现有的功率器件制造工艺进行创新，提出不同于传统的新型三层掩膜板工艺制程。 1功率器件的发展 在20世纪70年代末，功率金属?氧化层半导体场效晶体管（MOSFET）诞生后1，使得整个半导体功率器件的使用发生了质的改变。功率MOSFET器件与其他功率器件相较之下有许多优点。首先，其工作频率也高于其他类型的功率器件（可达100MHz）。此外，功率MOSFET器件导通电阻具有正温度系数，所以不会存在二次击穿现象，易于并联工作。其次，由于功率MOS?FET属于电压控制电流的压控装置，其具有输入阻抗高，电流增益大等电性优点2。然而随着器件集成度的要求日益增加，普通的MOSFET在结构上已经不能满足市场的需求。因此，另一种形式纵向垂直结构的VVMOS（V型槽），VUMOS（U型槽）VDMOS（纵向平面双扩散）诞生了3。这种纵向结构不仅继承了MOS场效应管输入阻抗高（108W）4、驱动电流小（0.1A左右），还具有耐压高（最高可耐压1200V）、工作电流大（1.5100A）、输出功率高（1250W）、跨导的线性好、开关速度快等优良特性，同时还大大缩小的单个MOS?FET的尺寸，更易于集成化5。但是由于以上几种结构的存在不同的缺陷：例如VVMOS的V型槽的顶端存在很强的电场，以至于降低MOSFET的击穿电压；VUMOS的U型槽的形成不易于控制，会增加工艺难度；VDMOS随着工艺的进步和线宽的变小，产生了元胞尺寸缩小收到限制，JFET效应无法彻底消除等。在80年代初期，人们基于VDMOS结构，研究和开发出了沟槽栅结构的MOSFET6。这种沟槽栅结构几乎完全消除了VDMOS存在的弊端：由于把沟道从水平变为了垂直，彻底消除了平面寄生JFET的影响；同时使得元胞的尺寸大大缩小，因此器件的结构近乎理想化2。进而增大电流增益，降低导通电阻，常规的沟槽型功率器件导通电阻7可以做到0.58mcm2；同时器件的击穿电压可以达到50V，这一数值已经相近于Si?MOSFET的导通电阻物理的极限。此外，利用沟槽型MOSFET的结构可以有效的增强器件的开关速度和SOA性能8。 传统掩膜板工艺流程： 2新型三层掩膜板工艺设计 在新型的设计中，整个工艺流程只需要沟槽掩膜板、接触孔掩膜板以及金属层掩膜板。设计用接触孔掩膜板一并替代传统工艺中保护环掩膜板，工作区掩膜板的作用。针对于保护环掩膜板，将传统工艺中保护环的形成方式从场板方式变为场限环方式。在使用接触孔掩膜时，预先设计产生两种尺寸的接触孔。一种较大的孔开在CELL区，另一种较窄的孔开在终端结区。随后在终端结区开孔后注入P-离子，则可以与N+形成PN结的形态，以此形成保护环。同样，保护环形成之后，亦不需要用工作区掩膜板来单独形成工作区。同时，运用这种方法，在之后形成N+区时也不需要额外的掩膜板。 2.1工艺流程设计 根据上述的设计思路，确定出基于三层掩膜板的工艺流程，如表2所示。 2.2工艺指标测定 本文以N型30V器件为例，其最终要求见表3。 2.2.1外延层掺杂浓度测定 式中：ND为外延层N?掺杂浓度；为外延层电阻率；q为电子电荷，一般取1.610-19C进行计算；为外延层空穴的迁移率，取450cm2/V?s。 在实际工程应用中，设定功率器件的工作电压值为最大击穿电压11的80%，若以30V的器件为例，其工作电压为300.8=24V。 然而，在实际工程应用中并不能保证电阻率与掺杂浓度百分之达到理论计算值12，但是可以将其误差控制在一定的范围之内。所以允许15%的误差，则外延层的电阻率为0.40.54?cm。掺杂浓度为2.46510163.3351016cm-3。 2.2.2外延层厚度测定 2.3工艺指标总结 根据上述的理论模型，结合成熟的工艺标准流程，最终确定出器件制造的工艺参数如下： （1）衬底：N型衬底，电阻率为1.21.5m?cm。 （7）沟槽宽度：0.2-0.4m。 （8）沟槽深度：1.3m。 （9）接触孔宽度：0.3m。 （10）接触孔深度：6000?。 （11）多晶硅至接触孔距离：0.25m。 （12）Pitch尺寸：1.2m。 （13）终端结接触孔最小尺寸：0.26m。 3工艺设计仿真结果 同时，根据体区离子注入，源区离子注入，间层介质，以及接触孔离子注入等参数进行DOE组合，分成6个split来确定是否能满足预期器件目标，如表5、表6所示。 据上述不同DOE组合，进行器件仿真，仿真结果如表7，表8所示。 可见，以上几种工艺参数通过仿真，最后都能使得器件达到预定的目标。 4结论 功率器件问世几十年来以来，受到在原材料、器件设计工艺、封装和计算机辅助设计四大方面持续不断技术进步的推动影响，逐渐发展成为主流的功率半导体器件。然而，随着集成电路行业的飞速发展，传统工艺的制造成本与单颗芯片的价值的反比日渐拉大。在这个基础上，本文通过对功率器件传统的六层掩膜板工艺进行创新；对提出的三层掩膜板工艺进行可行性的设计与仿真，为日后基于三层掩膜板工艺的功率器件量产打下坚实的基础。 1赵志恒.功率场效应管（MOSFET）的可制造性设计D.济南：山东大学，xx. 2苏延芳，刘英坤.TrenchMOSFET的研究与进展J.半导体技术，xx（4）：277?280. 3张波.功率半导体技术方兴未艾EB/OL.xx?04?15：/.docin./p?389013003.html. 4JUANGMH，SUNLC，CHENWT，etal.Aprocesssimplifica?tionschemeforfabricatingself?alignedsilicidedtrench?gatepowerMOSFETsJ.Solid?StateElectronics，xx，45（1）：169?172. 5JUANGMH，CHENWT.Fabricationoftrench?gatepowerMOSFETsbyusingadualdopedbodyregionJ.Solid?StateElectronics，xx，48（1）：1079?1085. 6沈伟星.低压功率沟槽MOSFET的设计与研究D.上海：上海大学，xx. 7郭玉龙.功率VDMOS器件的低温可靠性研究D.西安：西安电子科技大学，xx. 8殷允超.ESD保护栅结构的TrenchMOSFET设计制造D.苏州：苏州大学，xx. 9唐红祥，计建新，孙向东，等.高压TrenchIGBT