QUARTUSII操作修改.ppt

AlteraQuartusII软件操作指南,文本输入设计是一种常用的数字系统设计方式，大型设计中一般都采用此种设计方法。此方法的特点是易于使用自顶向下的设计方法、易于模块划分和复用、移植性强、通用性好、设计不因芯片工艺和结构的改变而变化、利于向ASIC的移植。文本输入设计方法基本步骤包括设计输入、项目编译和仿真验证。,Quartus文本输入设计方法,一、新建工程双击QuartusII软件启动坐标，即可启动QuartusII软件，启动界面如下：,新建一个项目时，点击file-newprojectwizard,出现以下一个对话框：,点击进入下一界面,在上页的对话框中，第一行是需要你指定项目保存的路径，支持含中文字符的路径，第二行是需要你为这个项目取一个名称，第三行是需要你为这个项目的顶层实体取个名字，这三个设定好后，点击“next”，出现下面一个界面：,在上页的界面中，你可以添加已经写好的程序模块，实现模块共享，如果需要添加直接点击“Add”按钮就可以了，如果不需要直接点击“next”，出现这个界面：,选择芯片,点击进入下一界面,点击完成,选择VHDLFILE,点击进入编辑界面,输入文本文件,保存文件,注意保存的文件名要和文本的实体名一致,启动编译,编译成功,建立仿真文件,设置仿真结束时间,设置仿真结束时间为100US,设置仿真时间区域，并进行波形文件存盘（选择File中的Saveas）,在空白处双击鼠标左键,选择”NODEFINDER”,点击”LIST”,选择需要的信号,接下来分别对各输入端口进行设置，完成之后，单击保存文件按钮进行保存。,：在波形文件中添加注释；,：修改信号的波形值，把选定区域的波形更改成原值的相反值；,：放大，缩小波形；,：全屏显示波形文件；,：在波形文件信号栏中查找信号名，可以快捷地找到待观察信号；,：将信号栏中的名称用另一个名称代替；,：为选定的信号赋予未初始化状态；,：为选定的信号赋予不定状态；,：为选定的信号赋予0值；,：为选定的信号赋予1值；,：为选定的信号赋予高阻状态；,：为选定的信号赋予弱信号；,：为选定的信号赋予低电平；,：为选定的信号赋予高电平；,：为选定的信号不进行赋值；,：为选定的信号赋原值的相反值；,：专门设置时钟信号；,：把选定的信号用一个时钟信号或是周期性信号来代替；,：为总线信号赋值；,：为选定的信号随机赋值；,保存好文件,默认文件名,单击“assignments”菜单下的“settings”令，在弹出的“settings”对话框中进行设置。如上图，单击左侧标题栏中的“simulatorsettings”选项后，在右侧的“simulatormode”下拉菜单中选择“functional”选项即可，单击“ok”按钮后完成设置。,设置完成后需要生成功能仿真网络表。单击“processing”菜单下的“generatefunctionalsimulationnetlist”命令后自动创建功能仿真网络表，如下图所示，完成后弹出相应的提示框，单击“确定”按钮即可。,启动仿真,仿真结果,相关实验,1-1.应用QuartusII完成基本组合电路设计,(1)实验目的：熟悉Quartus的VHDL文本设计流程全过程，学习简单组合电路的设计和仿真。(2)实验内容：利用Quartus完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试，给出仿真波形。(3)实验报告：根据以上的实验内容写出实验报告，包括实验目的、实验步骤、程序设计、软件编译和仿真分析，给出仿真波形图及其程序分析报告。,实验1.1组合电路的设计,ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs=0THENy=a;ELSEy=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone,1-2.应用QuartusII完成基本时序电路的设计,(1)实验目的：熟悉Quartus的VHDL文本设计过程，学习简单时序电路的设计和仿真。(2)实验内容：根据实验的步骤和要求，设计触发器，给出程序设计、软件编译及其仿真分析的实验过程。(3)实验报告：根据以上的实验内容写出实验报告，包括实验目的、实验步骤、程序设计、软件编译和仿真分析，给出仿真波形图及其程序分析报告。,实验1.2触发器设计,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIFCLKEVENTANDCLK=1THENQ1=D;ENDIF;ENDPROCESS;Q0);-计数器异步复位ELSIFCLKEVENTANDCLK=1THEN-检测时钟上升沿IFEN=1THEN-检测是否允许计数（同步使能）IFCQI0);-大于9，计数值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT=1;-计数大于9，输出进位信号ELSECOUT=0;ENDIF;CQLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SNULL;ENDCASE;ENDPROCESS;END;,实验2.27段数码显示译码器设计,3.数控分频器的设计,(1)实验目的：学习数控分频器的设计和分析方法。(2)实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。(3)分析：根据下图的波形提示，分析所设计程序中的各语句功能、设计原理及逻辑功能，详述进程P_REG和P_DIV的作用。,(4)仿真：输入不同的CLK频率和预置值D，给出如上图所示的时序波形。(5)实验报告：根据以上的要求，将实验项目分析设计和仿真写入实验报告。,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDVFISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);FOUT:OUTSTD_LOGIC);END;ARCHITECTUREoneOFDVFISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLKEVENTANDCLK=1THENIFCNT8=11111111THENCNT8:=D;-当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL=1;-同时使溢出标志信号FULL输出为高电平ELSECNT8:=CNT8+1;-否则继续作加1计数FULL=0;-且输出溢出标志信号FULL为低电平ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(FULL)VARIABLECNT2:STD_LOGIC;BEGINIFFULLEVENTANDFULL=1THENCNT2:=NOTCNT2;-如果溢出标志信号FULL为高电平，D触发器输出取反IFCNT2=1THENFOUT=1;ELSEFOUT=0;ENDIF;ENDIF;ENDPROCESSP_DIV;END;,4.用原理图输入法设计八位全加器,(1)实验目的：熟悉利用QuartusII的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。(2)实验原理：一个8位全加器可以由8个一位全加器构成，加法器间的进位可以串