EDA与数字系统设计报告数字秒表.docx

EDA与数字系统设计报告书（2016 2017 第二学期）设 计 题 目： 数字秒表 日期 7月 3日目 录1 EDA实验内容.31.1实验一：QuartusII使用练习 31.2实验二：图形设计3-8译码器.111.3实验三：用74161和与非门来实现十进制计数器.121.4实验四：六十进制加法计数器.131.5实验五：完成扫描显示实验131.6实验六：自主完成一个数字系统设计142数字秒表设计要求及说明152.1要求152.2补充说明.153 数字秒表的设计. 173.1计数器173.1.1六十进制加法计数器203.1.2一百进制加法计数器203.1.3六十进制减法计数器213.1.4一百进制减法计数器223.1.5三进制减法计数器243.1.6各个计数器之间的进制关系.243.2功能设计.253.2.1保持功能的设计253.2.2复位功能的设计.253.2.3功能选项之间切换.263.2.3分频设计264数字秒表的实现.274.1数字秒表的整体电路图274.2秒表的实现结果截图.285结论.291 EDA实验内容1.1 实验一：QuartusII使用练习完成一个简单门电路的图形设计输入、编译、仿真、管脚分配、下载，实验验证。电路原理图电路生成的模块元件（1） 新建工程（2） 设置存储路径以及文件名（3） 选择芯片（4） 完成工程建立（5） 在元件库中取器件（6） 命名输入以及输出引脚（7） 点击编译按钮（8） 编译结果（9） 仿真并新建文件（10） 插入引脚点击（11） 设置时序逻辑（12） 点击仿真并查看波形（13） 分配管脚设置无用引脚为三态门（14） 点击编程下载（15） 设置下载方式（16） 连接器件点击下载，下载后进度条为蓝紫色，显示100%1.2实验二：图形设计3-8译码器 目的：了解3-8译码器的原理，用与门来实现3-8译码器，进一步使用Quartus II。原理图的设计封装好的3线8线译码器1.3实验三：同步十进制计数器目的：了解74161的工作原理，利用74161和与非门如何实现计数器。注意实验板各种时钟的用法。实验四：60进制加法计数器十进制计数器原理图1.4实验四：六十进制计数器目的：了解74160，74161的工作原理，学会用74160、74161和与非门实现60进制计数器的方法。六十进制计数器的原理图封装好的六十进制与十进制元器件 1.5实验五：扫描数码管的使用目的：了解数码管的扫描显示原理，学会使用74160，74161，74138，7448来设计显示电路。注意计数时钟频率和扫描时钟频率的关系，扫描时钟频率对显示的影响。扫描电路部分的设计显示部分的设计设计采用了74160的十进制计数器进行显示1.6实验六：设计一个电路，用两个数码管显示0112的十二进制计数，两个数码管显示0059的六十进制计数。目的：进一步了解多位数码管的扫描显示原理，自己设计12进制和60进制。了解用Verilog HDL设计8选1数字选择器的方法。设计显示电路。扫描电路的原理图2数字秒表设计要求及说明2.1要求1. 设计用于体育比赛用的数字秒表，要求(1)计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟脉冲频率应大于100Hz，这里选用1kHz。（实验板中有40kHz信号，通过40分频得到1kHz，再经过10分频后得到100Hz。）(2)计时器的最长计时时间为1小时，为此需要一个6位的显示器，显示的最长时间为59分59.99秒。 （3）具有3分钟倒计时功能。2. 设置有复位、起/停开关、倒计时开关(1) 复位开关用来使计时器清零，并作好计时准备。(2)起/停开关的使用方法与传统的机械式计时器相同，即按一下起/停开关，启动计时器开始计时，再按一下起/停开关计时终止。(3)复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程立刻终止，并对计时器清零。3.采用图形输入方法设计符合上述功能要求的数字秒表。2.2补充说明数字秒框图：计数电路计时控制器扫描显示电路 时基分频器1ms时钟 清零启动/暂停显示位 输出显示段 输出 数字秒表框图1. 计时控制器作用是控制计时。计时控制器的输入信号是启动和暂停、清零、倒计时。为符合惯例，将启动和暂停功能设置在同一个按键上，按一次是启动，按第二次是暂停，按第三次是继续。所以计时控制器共有3个开关输入信号，即启动/暂停、清除、倒计时。2. 计时电路的作用是计时，其输入信号为1kHz时钟、时基分频器是一个10分频器，产生10ms周期的脉冲，用于计时电路时钟信号。3. 显示电路为动态扫描电路，用以显示十分位、min、10s、s、100ms和10ms信号。3数字秒表的设计3.1计数器74160与74161的功能引脚图74160，是一个4位二进制的计数器，它具有异步清除端与同步清除端不同的是，它不受时钟脉冲控制，只要来有效电平，就立即清零，无需再等下一个计数脉冲的有效沿到来。具体功能如下：1.异步清零功能 只要（CR的非）有效电平到来，无论有无CP脉冲，输出为“0”。在图形符号中，CR的非的信号为CT=0，若接成七进制计数器，这里要特别注意，控制清零端的信号不是N-1（6），而是N（7）状态。其实，很容易解释，由于异步清零端信号一旦出现就立即生效，如刚出现0111，就立即送到（CR的非）端，使状态变为0000。所以，清零信号是非常短暂的，仅是过度状态，不能成为计数的一个状态。清零端是低电平有效。2.同步置数功能 当（LD的非）为有效电平时，计数功能被禁止，在CP脉冲上升沿作用下D0D3的数据被置入计数器并呈现在Q0Q3端。若接成七进制计数器，控制置数端的信号是N（7）状态，如在D0D3置入0000，则在Q0Q3端呈现的数据就是0110。同步计数器74LS161引脚图及真值表 74LS161是四位二进制同步加法计数器，计数范围是015，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图6.33所示为74LS161的管脚图和逻辑功能示意图。图中 是异步清零控制端， 是同步置数控制端，CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0D3是并行数据输入端，Q0Q3是计数输出端，CO是进位输出端，3.1.1六十进制计数器3.1.2一百进制计数器之前的实验报告内容中已有六十以及一百进制加法计数器故可以沿用之前设计六十进制与一百进制计数器。3.1.3六十进制减法计数器此次设计采用17161设计减法计数器，将置数端取反，再将输出端取反，根据反码与补码的原理，就设计好了74161的减法计数器。由于17161启动时总会从0000状态计数，故需将其先置数。但由于采用门电路置数缓慢，容易导致周期循环出错，产生较大的时间误差，故设计了一个单个脉冲输出模块源代码如下（只占原理图当中极小的一部分）timescale 1ns/1nsmodule s_out1(out,clk);output out;input clk;reg1:0 temp;reg out;always(posedge clk)beginif(temp=2d2)out=0;elsebegintemp=temp+1;out=1;endendendmodule产生的模块如下由于clk采用的频率为40kHz，而六十或者一百进制计数频率远远小于40kHz，故可以在计数器工作之前将其完全置为所要求的数字，且不会产生时间误差，在工作允许范围之内。由加法计数器转换为减法计数器的工作原理图采用这种设计方法，原有的置数方法将保持不变，最后输出部分为倒计时，每当运行到输出为1111状态，即数码管显示为0时，减法计数器将回到置数状态（相当于74161与74160的清零），重复减法计数器的循环。3.1.4一百进制减法计数器一百进制减法计数器原理与六十进制减法计数器原理一致。需要改变的是置数端与输出1111时置数。两个置数端同时置为1001即可。3.1.5三进制减法计数器置数端置为0011三进制减法计数器原理同上。3.1.6各个计数器之间的进制关系由于需要计时，当一百进制输出为99时即可产生进位信号（1），同理六十进制为59时产生进位信号（1）。减法计数器当高位与低位同时输出0时产生一个进位信号（1）。CLK即为进位输出信号接至上一级的时钟信号。进位级别为100毫秒到一秒再到一分钟，计时时长为59分59秒99毫秒，计入频率为100hz。 进位级别为100毫秒到一秒再到一分钟，倒计时时长为2分59秒99毫秒，计入频率为100hz。3.2功能设计3.2.1保持功能的设计如图最小的计数单位为1ms当keep信号为0时，clk接受始终为低电平信号（0），原件将不再计时，所以时钟将始终输出同一个数，直到取消保持功能。3.2.2复位功能的设计复位功能对于加法计数器为清零键，对于减法计数器而言为置数键。仅需将复位按钮分别通过或门连接到相应的清零与复位端口实现复位功能即可。3.2.3功能选项之间切换功能之间的转换设计了一个数据选择器，为八选四数据选择器，当sel为高电平值选择高四位，反之为低四位。实现代码如下module choose8_4(sel,d0,d1,d2,d3,d4,d5,d6,d7,q0,q1,q2,q3);input sel ;input d0,d1,d2,d3,d4,d5,d6,d7;output q0,q1,q2,q3;reg q0,q1,q2,q3;always (sel or d0 or d1 or d2 or d3 or d4 or d5 or d6 or d7)begin case(sel) 1d0: q3,q2,q1,q0=d3,d2,d1,d0; 1d1: q3,q2,q1,q0=d7,d6,d5,d4; default:q3,q2,q1,q0=4bxxxx; endcase endendmodule模块封装如下分频器由一个十进制加法计数器（74160）与四十进制加法计数构成。10*40个脉冲周期触发一次，故可以将40kHz分为100hz。封装好的原理图如下源代码如下timescale 1ns/1nsmodule time40k_100(out,clk);output out;input clk;reg8:0 temp;reg out;always(negedge clk)beginif(temp=9d399)begintemp=0;out=1;endelsebeginout=0;temp=temp+1;endendendmodule4数字秒表的实现4.1数字秒表的整体电路图分布截图截图如下4.1.1扫描电路部分4.1.2分频器工作部分（方框为分频器，输入时钟，输出分频）注：分频后分别接至100进制加法与减法计数器的clk上。4.1.3功能选择与输出部分当sel为高电平时选择高四位，输出加法计时功能，反之输出减法计时功能。4.2秒表的实现结果（秒表验收完成）5结论通过此次课程设计学会使用Quartus II，写实验步骤。仿真结果和下载看到了现象。明白了如下几个小点（1）3-8译码器的原理，用与门来实现3-8译码器，进一步使用Quartus II。（2）74161的工作原理，利用74161和与非门如何实现计数器。实验板各种时钟的用法。（3）74160，74161的工作原理，学会用74160、74161和与非门实现60进制计数器的方法。（3）数码管的扫描显示原理，学会使用74160，74161，74138