EDA课程设计-汽车尾灯控制器的设计.doc

J I A N G S U U N I V E R S I T Y课 程 设 计 报 告EDA设计课程设计报告学院： 电气信息工程学院 班级： 电科1402 学号： 姓名： 2016年12月汽车尾灯控制器的设计1. 系统设计要求假设汽车尾部左右两侧各有3盏指示灯，其控制功能应包括：（1）汽车尾部左右两侧各有多盏指示灯。（2）汽车正常行驶时指示灯都不亮。（3）汽车右转弯时，右侧的一盏指示灯亮。（4）汽车左转弯时，左侧的一盏指示灯亮。（5）汽车刹车时，左右两侧的一盏指示灯同时亮。（6）汽车在夜间行驶时，左右两侧有指示灯同时一直亮，供照明使用。2系统设计方案根据系统设计要求，系统采用自顶向下的设计方法，顶层设计采用原理图设计的方式，它是由时钟分频模块、汽车尾灯主控模块、左边灯控制模块、右边灯控制模块四部分组成。系统的整体组装实际原理图和系统框图如下图2-1整体组装图图2-2系统框图系统的输入信号包括：系统时钟信号：CLK汽车左转弯控制信号：LEFT汽车右转弯控制信号：RIGHT刹车信号：BREAK夜间行驶信号：NIGHT系统的输出信号包括：汽车左侧指示灯：LD1，LD2，LD3汽车右侧指示灯：RD1，RD2，RD3系统的工作原理为：当汽车正常行驶时所有指示灯都不亮，当汽车向右转弯时，汽车右侧的指示灯RD1亮；当汽车向左转弯时，汽车左侧的指示灯LD1亮；当汽车刹车时，汽车两侧的指示灯RD2和LD2同时亮；当汽车在夜间行驶时，汽车两侧的指示灯RD3和LD3同时亮。3源程序及注释3.1汽车尾灯主控制模块CTRLLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CTRL IS-文件名与这里一致 PORT(LEFT,RIGHT,BRAKE,NIGHT: IN STD_LOGIC; LP,RP,LR,BRAKE_LED,NIGHT_LED: OUT STD_LOGIC);-定义数据出入口END ENTITY CTRL;ARCHITECTURE ART OF CTRL IS BEGIN NIGHT_LED=NIGHT; BRAKE_LEDLP=0;RP=0;LRLP=0;RP=1;LRLP=1;RP=0;LRLP=0;RP=0;LR=1;-刹车，都亮 END CASE; END PROCESS;END ARCHITECTURE ART;3.2时钟分频模块SZLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SZ IS PORT(CLK: IN STD_LOGIC;-时钟输入 CP: OUT STD_LOGIC);END ENTITY SZ;ARCHITECTURE ART OF SZ IS SIGNAL COUNT:STD_LOGIC_VECTOR(7 DOWNTO 0);-定义八位标准逻辑位-矢量数据模型 BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN-检测时钟上升沿 COUNT=COUNT+1; END IF; END PROCESS; CP=COUNT(3);-输出第五位END ARCHITECTURE ART;3.3右侧尾灯控制模块RCLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY RC IS PORT(CLK,RP,LR,BRAKE,NIGHT: IN STD_LOGIC; LEDR,LEDB,LEDN: OUT STD_LOGIC);END ENTITY RC;ARCHITECTURE ART OF RC IS BEGIN LEDB=BRAKE; LEDN=NIGHT; PROCESS(CLK,RP,LR) BEGIN IF CLKEVENT AND CLK=1 THEN-检测时钟上升沿 IF(LR=0) THEN IF(RP=0) THEN LEDR=0; ELSE LEDR=1;-只有判断右转才亮 END IF; ELSE LEDR=0; END IF; END IF; END PROCESS;END ARCHITECTURE ART;3.4左侧尾灯控制模块LCLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LC IS PORT(CLK,LP,LR,BRAKE,NIGHT: IN STD_LOGIC; LEDL,LEDB,LEDN: OUT STD_LOGIC);END ENTITY LC;ARCHITECTURE ART OF LC IS BEGIN LEDB=BRAKE; LEDN=NIGHT; PROCESS(CLK,LP,LR) BEGIN IF CLKEVENT AND CLK=1 THEN-检测时钟上升沿 IF(LR=0) THEN IF(LP=0) THEN LEDL=0; ELSE LEDL=1;-只有判断左转才亮 END IF; ELSE LEDL=0; END IF; END IF; END PROCESS;END ARCHITECTURE ART;3.5顶层文件TPLibrary ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity tp is Port(clk:in std_logic;Left:in std_logic;Right:in std_logic;Brake:in std_logic;Night:in std_logic;Ld1,ld2,ld3:out std_logic;Rd1,rd2,rd3:out std_logic);End;Architecture bh of tp is Component sz isPort(clk:in std_logic;Cp:out std_logic); End component; Component ctrl isPort(left,right,brake,night:in std_logic;Lp,rp,lr,brake_led,night_led:out std_logic); End component; Component lc isPort(clk,lp,lr,brake,night:in std_logic;Ledl,ledb,ledn:out std_logic); End component; Component rc isPort(clk,rp,lr,brake,night:in std_logic;Ledr,ledb,ledn:out std_logic); End component;Signal tmp0,tmp1,tmp2,tmp3,tmp4:std_logic;Signal err0,err1,err2,err3,err4,err5:std_logic;signal bm:std_logic;BeginU1:sz port map(clk,bm);U2:ctrl port map(left,right,brake,night,tmp0,tmp1,tmp2,tmp3,tmp4);U3:lc port map(clk,tmp0,tmp2,tmp3,tmp4,err0,err1,err2);U4:rc port map(clk,tmp1,tmp2,tmp3,tmp4,err3,err4,err5);Ld1=err0 and bm;Ld2=err1;Ld3=err2;Rd1=err3 and bm;Rd2=err4;Rd3=err5;End;4仿真波形及分析4.1汽车尾灯主控制模块CTRL图4-1-1汽车尾灯控制模块波形图图4-1-2汽车尾灯控制模块封装图本用于对汽车尾灯进行整体控制，当输入为左转信号时，输出左侧灯控制信号；当输入为右转信号时，输出右侧灯控制信号；当同时输入LEFT和RIGHT信号时，输出错误控制信号。当输入为刹车信号时，输出刹车控制信号；当输入为夜间行驶信号时，输出为夜间行驶控制信号。4.2时钟分频模块SZ图4-2-1时钟分频模块波形图图4-2-2时钟分频模块封装图这块的功能是对左右两边的LLED1、RLED1的闪烁时间间隔，以CLK为输入信号， CP为输出信号，在程序中定义一个八位节点信号COUNT来放计数值，当CLK的上升沿到来时就开始计数，最后将COUNT(3)给CP，实现对CLK的八分频。再将CP的电平信号分别和LEDL、LEDR电平与，最后用输出的电平来控制汽车左右的LLED1、RLED1，实现左右转的指示功能。4.3右侧尾灯控制模块RC图4-3-1右侧尾灯控制模块波形图图4-3-2右侧尾灯控制模块封装图本模块用于控制右侧灯的亮、灭和闪烁情况，当时钟上升沿信号和右侧灯控制信号或刹车控制信号或夜间行驶信号同时出现时，右侧相应的灯亮或出现闪烁。当错误控制信号出现时，RD1灯不亮。4.4左侧尾灯控制模块LC图4-4-1左侧尾灯控制模块波形图图4-4-2左侧尾灯控制模块封装图本模块用于控制左侧灯的亮、灭和闪烁情况，当时钟上升沿信号和左侧灯控制信号或刹车控制信号或夜间行驶信号同时出现时，左侧相应的灯亮或出现闪烁。当错误控制信号出现时，LD1灯不亮。4.5顶层文件TP图4-5-1整体波形图图4-5-2整体封装图输入刹车信号一直为高电平，输出LD2灯和RD2灯也为长亮；左转信号为高电平时，LD1灯闪烁，右转信号为高电平时，RD1灯闪烁；当左转信号和右转信号同时为高电平时，LD1灯和RD1灯都不亮；夜间行驶信号为高电平时，LD3灯和RD3灯同时亮。波形仿真结果满足预期的功能。5设计总结EDA技术及VHDL语言，是基于VHDL语言的十进制等精度频率计的设计，采用VHDL 语言，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法。软件平台是ALTERA公司的Max+plus II。通过课程设计，本次课程设计的主要目的是培养学生掌握使用EDA（电子设计自动化）工具设计数字逻辑的方法，包括设计输入、编译、软件仿真、下载和硬件仿真等全过程。由于选课的失误，我在基础知识上落后于其他修过专业课的同学，相当于现学现用，第一天，通过网络和图书馆查找了相关的资料，同时向周围技术熟练的同学问了很多问题，首先先把知识扩充起来。第二，第三天进入状态投入工作，根据自己平时所学对程序进行调试，分析项目按照自己的方案一步一步做，把项目分成几个模块并清楚每一个模块的功能，并根据每个模块的功能得到每个模块的组成，然后对每个模块编程序或做原理图文件编译仿真来验证自己所预想的功能，每一块都达到自己所预想的功能后，再重新来，把它们作为子程序保存时不创建工程，再建立一个原理图文件并把它作为顶层文件，建立工程时把上面的四个模块程序加进去，创建完工程后把四个模块建立成符号文件，再调用做出项目。通过本次课程设计，我们对EDA技术有了更深的了解，初步学会了采用自顶向下的系统设计方法设计系统，并熟练掌握了利用VHDL语言进行简单的电路模块设计。本次课程设计不仅培养了我们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，分析问题和解决问题的能力。它不仅仅是一个学习新知识新方法的好机会，同时也是对我所学知识的一次综合的检验和复习，使我明白了自己的缺陷所在，从而查漏补缺。在设计过程中，能与同学相互交流讨论，分工合作，不仅降低了设计难度，缩短了设计周期，更是进一步培养了我们的团队合作精神。在此次设计过程中，不仅要求我们掌握扎实的理论知识，分析问题能从根本原理出发，联系实际解决问题，还要求我们要有耐心，毅力及细心。稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查更要求我们要有足够的耐心，反复调试，直到程序顺利通过。参