单片机上拉电阻总结

1 / 39 单片机上拉电阻总结 51单片机总结 上拉电阻 单片机 2016-07-28 14:56:05 阅读 961 评论 1 字号：大中小 上拉电阻的作用： 用于为 OC和 OD门电路，提供驱动能力。 以 OC(集电极开路 )电路为例： 例如，达林顿管集成块 ULNXX. 内部一路的电路如图，就是一个集电极开路电路。 如果不加上拉电阻是无法高电平驱动其他器件的。因为当三极管截至市没有电流流通的路径，更谈不上驱动了。这个跟单 片机 P0口加上拉电阻的原理一样。 提高高电平电位 : 2 / 39 单片机 P1 口外接 44 矩阵键盘。另外复用 外接 ULNXX 控制驱动步进电机。 实验中遇到的问题：当接入 ULNXX 时键盘无 法工作，去掉ULNXX后键盘工作正常。 ULNXX工作正常。 问题分析：由于键盘的结构，无非就是两个金属片的接通或断开。但是接入 XX 后无法正常工作 ,说明是接入ULNXX影响到了 P1 口电平的变化。用万用表测的电压，当单片机输出高电平时，电压 1V 左右， 电压左右，于是测AT89s52高低电平的判决电位，在左右。这样 始终是低电平，键盘根本无法实现扫描功能。 解决方法，只要抬高 P1 口高电平时的电位，就可以正常工作， 1 在 P1口到 ULNXX上串接电阻，起到分压的作用，就可以抬高电平。 2 给 P1 口接上拉电阻，跟 P1 口内部电阻并联，减小上拉电阻阻值，减小 分得的电压，从而抬高 P0口高电平电位。 3 / 39 采用第二种方案可以抬高电平到左右。键盘工作正常。 另外：我在做液晶显示实验的时候，数据线用的口，无法正常工作，不显示字符。但是乱动一下数据线就可以完成显示，但是显示现象并不正常，字符不是一次写入，而是乱动几次才能写完全部内容，正常应该一次全 部显示 。原因是由于，我的 P0 口中有六个端口都外接并联三个发光二极管。，因为从资料上查到， P0口每一个端口最大可以吸收 10MA电流，总电流不能超过 26MA 电流。这样算我的总电流已经到了 40MA,呵呵。见笑了。所以怀疑是驱动的问题。于是去掉了几个二极管。显示一切正常。似乎问题已经解决，但总觉得还是有点问题，于是又经过几次试验，发现只有当端口的并联二极管去掉一个，再在其他端口接上一个发光二极管。此时也可以正常显示。但是这样 P0口吸收电流在 38MA，也超过了 26MA 不少。所以不是吸收电流太大的问题。仔细分析当端口 并联外接三个二极管的时候等效于加了一个 700欧左右的电阻，于是把二极管去掉换成一个 1k 电阻，液晶也无法显示。 经过仔细分析，我认为，由于是液晶忙信号的返回线路当这个端口返回高电平时说明，液晶正在处理数据，无法接收新4 / 39 的数据，返回 0时说明空闲，可以接收新数据。 这样当上拉电阻太小了，液晶返回低电平时就有可能高过，单片机接收到后，不会当作低电平，当然也就无法显示了。 总结：上拉电阻选择也有要求，呵呵。既不是越高越好也不是越低越好。根据需要选择。 这可能也叫，阻抗匹配吧。 上拉电阻总结 上拉电阻： 1、当 TTL电路驱动 COMS电路时，如果 TTL 电路输出的高电平低于 COMS 电路的最 低高电平，这时就需要 在 TTL的输出端接上拉电阻，以提高输出高电平的 值。 2、 OC门电路必须加上拉电阻，才能使用。 5 / 39 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在 COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻 产生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪 声容限增强抗干 扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的 抑制 反射波干扰。 6 / 39 上拉电阻阻值的选择原则包括 : 1、从节约功耗及芯 片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 以上三 点 ,通常在 1k到 10k 之间选取。对下拉电阻也有类似道理 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要 考虑以下几个因素： 1 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越 7 / 39 强，但功耗越大，设计是应注意两者之间的均衡。 2 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管 断开，上拉 电阻应适当选择以能够向下级电路提供足够的电流。 3 高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确 保能输出正确的电平。以上拉电阻 为例，当输出低电平时，开关管导通，上拉电阻和开关管 导通电阻分压值应确保在零电平门槛之下。 4 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间 的输入电容会形成 RC 延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的 需求。 8 / 39 下拉电阻的设定的原则和上拉电阻是一样的。 OC门输出高电平时是一个高阻态，其上 拉电流要由上拉电阻来提供，设输入端每端口不大 于 100uA,设输出口驱动电流约 500uA，标准工作电压是 5V，输入口的高低电平门限为 (低于此值为低电平 )； 2V(高电平门限值 )。 选上拉电阻时： 500uA x = 即选大于时输出端能下拉至以下，此为最小阻值，再小就拉不 下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于即可。 当输出高电平时，忽略管子的漏电流，两输入口需 200uA 200uA x15K=3V 即上拉电阻压降为 3V，输出口可达到 2V，此9 / 39 阻值为最大阻值，再大就拉 不到 2V了。选 10K 可用。 COMS门的可参考 74HC系列 设计时管子的漏电流不可忽略， IO 口实际电流在不同电平下也是不同的，上述仅仅是原理， 一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了 在数字电路中不用的输入脚都要接固定电平，通过 1k 电阻接高电平或接地。 1. 电阻作用： l 接电组就是为了防止输入端悬空 l 减弱外部电流对芯片产生的干扰 l 保护 cmos 内的保护二极管 ,一般电流不大于 10mA l 上拉和下拉、限流 10 / 39 l 1. 改变电平的电位，常用在 TTL-CMOS 匹配 2. 在引脚悬空时有确定的状态 3.增加高电平输出时的驱动能力。 4、为 OC门提供电流 l 那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不 够，就需要加上拉电阻。 l 如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能 控制如三态 门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之， l 尤其用在接口电路中 ,为了得到确定的电平 ,一般采用这种方法 ,以保证正确的电路状态 ,以 11 / 39 免发生意外 ,比如 ,在电机控制中 ,逆变桥上下桥臂不能直通 ,如果它们都用同一个单片机来驱 动 ,必须设置初始状态 .防止直通 ! 2、定义： l 上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！ l 上拉是对器件注入电流，下拉是输出电流 l 弱强只是上拉电阻的阻值不同，没有什么严格区分 l 对于非集电极开路输出型电路提升电流和电压的能力是有限 的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 3、为什么要使用拉电阻： 12 / 39 l 一般作单键触发使用时，如果 IC 本身没有内接电阻，为了使单键维持在不被触发的状态 或是触发后回到原状态，必须在 IC外部另接一电阻。 l 数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态， 可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！ l 一般说的是 I/O 端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接， I/O 端口的输出类似与一个三极管的 C，当 C 接通过一个电阻和电源连接在一起的时候，该 电阻成为上 C拉电阻，也就是说，如果该端口正常时为高电平， C通过一个电阻和地连接 在一起的时候，该电阻称为下拉电阻，使该 端口平时为低电13 / 39 平，作用吗： 比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低电平 的输入。 l 上拉电阻是用来解决总线驱动能力不足时提供电流的 。一般说法是拉电流，下拉电阻是用 来吸收电流的，也就是你同学说的灌电流 电 阻在选用时，选用经过计算后与标准值最相近的一个！ P0为什么要上拉电阻原因有： 1. P0口片内无上拉电阻 2. P0 为 I/O 口工作状态时，上方 FET 被关断，从而输出脚浮 空，因此 P0用于输出线时为开漏输出。 3. 由于片内无上拉电阻，上方 FET 又被关断， P0 输出 1 时14 / 39 无法拉升端口电平。 P0是双向口，其它 P1， P2， P3是准双向口。 不错准双向口是因为在读外部数据时要先 “ 准备 ” 一下，为什么要准备一下呢？ 单片机在读准双向口的端口时，现应给端口锁存器赋 1，目的是使 FET关断，不至于因片内 FET导通使端口钳制在低电平。 上下拉一般选 10k！ 芯片的上拉 /下拉电阻的作用 最常见的用途是 ,假如有一个三态的门带下一级门 .如果直接把三态的输出接在下一级的输入上 ,当三态的门为高阻态时 ,下一级的输入就如同漂空一样 .可能引起逻辑的错误 ,对MOS 电路也许是有破坏性的 .所以用电阻将下一级的输入拉高或拉低 ,既不影响逻辑又保正输入不会漂空 . 改变电平的电位，常用在 TTL-CMOS 匹配； 在引脚悬空时有确定的状态； 为 OC门 的输出提供电流； 作为端接电阻； 在15 / 39 试验板上等于多了一个测试点，特别对板上表贴芯片多的更好，免得割线； 嵌位； 上、下拉电阻的作用很多，比如抬高信号峰峰值，增强信号传输能力，防止信号远距离传输时的线上反射，调节信号电平级别等等！当然还有其他的作用了具体的应用方法要看在什么场合，什么目的，至于参数更不能一概而定，要看电路其他参数而定，比如通常用在输入脚上的上拉电阻如果是为了抬高峰峰值，就要参考该引 脚的内阻来定电阻值的！另外，没有说输入加下拉，输出加上拉的，有时候没了某个目的也可能同时既有上拉又有下拉电阻的！ 加接地电阻下拉 加接电源电阻上拉 对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。另外，普通的口，加上拉电阻可以提高抗干扰能力，但是会增加负载。 电源： +5V 普通的直立 LED， 16 / 39 共八个，负极分别接到一个大片子的管脚上， 用多大的上拉电阻合适？ 谢谢指教！ 一般 LED 的电流有几个 mA 就够了，最大不超过 20mA，根据这个你就应该可以算出上拉电阻值来了。 保献起见，还是让他拉吧， ()/10mA=400ohm,差不多吧 ,不放心就用 2k的 奇怪，新出了管压的 LED 了吗？据我所知好象该是左右。我看几百欧到 1K都没太大问题，一般的片子不会衰到 10mA都抗不住吧？ 上拉电阻的作用： 6N137 的的输出三极管 C 极，如果没有上拉电阻，则该引脚上的电平不会发生随 B极电平的高低变化。原因是它没有接到任何电源上。如果接上了上拉电阻，则 B极电平为高时， C 极对地导通 (相当于开关接通 )， C 极的 电压就变低；如 B 极电压为低，则 C 极对地关断， C 极的电压就升到高电平。为就是上面说的 “ 将通断转换成高低电平 ” 。你说的 51 与此图有一定的不同，参照着去理解吧。另外，一般地， C 极低电平时器件从外部 17 / 39 吸入电流的能力和高电平时向外部灌出电流的能力是不一样的。器件输出端常有 Isink 和 Isource两 个参数，且前者往往大于后者。 下拉电阻的作用：所见不多，常见的是接到一个器件的输入端，多作为抗干扰使用。这是由于一般的 IC 的输入端悬空时易受干扰或器件扫描时有间隙泄漏电压而影响电路的性能。后者，我们在某批设备中曾碰到过。 上拉电阻的阻值主要是要顾及端口的低电平吸入电流的能力。例如在 5V电压下，加 1K上拉电阻，将会给端口低电平状态增加 5mA的吸入电流。在端口能承受的条件下，上拉电阻小一点为好。 提高负载能力、提高直流工作电平 无信号是给电路提供确定的电平。 1. 场效应管的漏极开路门电路如下： 图中上拉电阻作用分析如下： 18 / 39 管子导通或截止可以理解为单片机的软件时端口置 1 或 0. 如果没有上拉电阻，将 5V电 源直接与场效应管相连。 当管子导通时， 管子等效一电阻，大小为 1k 左右，因此5v电压全部加在此等效电阻上，输出端 Vout=5v。 当管子截止时，管子等效电阻很高，可以理解为无穷大， 因此 5v的电压也全部加在此等效电阻上， Vout=5v。 在这两种情况下，输出都为高电平，没有低电平。 如果有上拉电阻，将 5v 电源通过此上拉电阻与与场效应管相连。 当管子导通时， 管子等效一电阻，大小为 1k 左右，与上拉电阻串联，输出端电压为加在此等效电阻上的电压，其大小为 Vout = 5v * 管子等效电阻 /=5v * 1/ = 低电平。 当管子截止时， 管子等效电阻很高，可以理解为无穷大，其与上拉电阻串联，输出端电压为加在此等效电阻上的电19 / 39 压，其大小为 Vout = 5v * 管子等效电阻 /=5v * 无穷大 / = 高电平。 由和，可以分析出等效电阻的作用。 2. 51单片机的 P0口电路如下： 由 1中的上拉电阻作用分析可知，需要在 51单片机的 P0口，加一个上拉电阻，加上后的电路如下： 含 2 篇文章 上下拉电阻总结 一、定义： 上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！ 上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集 电极开路输出型电路提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 20 / 39 二、上下拉电阻作用： 1、提高电压准位： a.当 TTL 电路驱动 COMS电路时，如果 TTL电路输出的高电平低于 COMS 电路的最低高电平， 这时就需要在 TTL 的输出端接上拉电阻，以提高 输出高电平的值。门电路必须加上拉电阻，以提高输出的高电平值。 2、加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 3、 N/A pin 防静电、防干扰：在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗， 提供泄荷通路。同時管脚悬空就比 较容易接受外界的电磁干扰。 4、电阻匹配，抑制反射波干扰：长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 5、预设空间状态 /缺省电位：在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位 . 当你不用这些引脚的时候 , 21 / 39 这些输入端下拉接 0 或 上拉接 1。在 I2C 总线等总线上，空闲时的状态是由上下拉电阻获得 6. 提高芯片输入信号的噪声容限：输入端如果是高阻状态，或者高阻抗输入端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。同样如果输出端处于被动状态，需要加上拉或下拉，如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。 电源到元件间的叫上拉电阻 ,作用是平时使该脚为高电平 地到元件间的叫下拉电阻 ,作用是平时使该脚为低电平 上拉电阻和下拉电阻的范围由器件来定 (我们一般用 10K) +Vcc +-+=上拉电阻 |+-+ 22 / 39 |元件 | |+-+ +-+=下拉电阻 -Gnd 一般来说上拉或下拉电阻的作用是增大电流，加强电路的驱动能力 比如说 51的 p1口 还有， p0口必须接上拉电阻才可以作为 io口使用 上拉和下拉的区别是一个为拉电流，一个为灌电流 一般来说灌电流比拉电流要大 也就是灌电流驱动能力强一些 三、上拉电阻阻值的选择原则包括 : 23 / 39 1、从节约功耗及芯片的灌 电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 以上三点 ,通常在 1k到 10k 之间选取。对下拉电阻也有类似道理 四、原理： 上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。工作在线性范围就不多 说了，在这里是讨论的是晶体管是开关应用，所以只谈开关方式。找个 TTL器件的资料单独看末级就可以了，内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因24 / 39 此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以就出现 OC、 OD 输出的芯片。由于数字应用时晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。但是一个电路设 计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电，时间取决于器件本身。因此设计者在选择上拉电阻值时，要根据系统实际情况在功耗和速度上兼顾。 3.从 IC(MOS 工艺 )的角度 ,分别就输入 /输出引脚做一解释 : 1. 对芯片输入管脚 , 若在系统板上悬空 (未与任何输出脚或驱动相接 )是比较危险的 .因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平 (比如 ), 而使得输入缓冲器的 PMOS管和 NMOS管同时导通 , 这样一来就在电源和地25 / 39 之间形成直接通路 , 产生 较大的漏电流 , 时间一长就可能损坏芯片 . 并且因为处于中间电平会导致内部电路对其逻辑 (0 或 1)判断混乱 . 接上上拉或下拉电阻后 , 内部点容相应被充 (放 )电至高 (低 )电平 , 内部缓冲器也只有 NMOS(PMOS)管导通 , 不会形成电源到地的直流通路 . (至于防止静电造成损坏 , 因芯片管脚设计中一般会加保护电路 , 反而无此必要 ). 2. 对于输出管脚 : 1)正常的输出管脚 (push-pull 型 ), 一般没有必要接上拉或下拉电阻 . 2)OD或 OC(漏极开路或集电极开路 )型管脚 , 这种类型的管脚需要外接上拉电阻实现线与功能 (此时多个输出可直接相连 . 典型应用是 : 系统板上 多个芯片的INT(中断信号 )输出直接相连 , 再接上一上拉电阻 , 然后输入 MCU的 INT引脚 , 实现中断报警功能 ). 其工作原理是 : 26 / 39 在正常工作情况下 , OD 型管脚内部的 NMOS 管关闭 , 对外部而言其处于高阻状态 , 外接上拉电阻使输出位于高电平 (无效中断状态 ); 当有中断需求时 , OD型管脚内部的 NMOS管接通 , 因其导通电阻远远小于上拉电阻 , 使输出位于低电平(有效中断状态 ). 针对 MOS 电路上下拉电阻阻值以几十至几百 K为宜 . (注 : 此回答未涉及 TTL 工艺的芯片 , 也未曾考虑高频 PCB设计时需考虑的阻抗匹配 , 电磁干扰等效应 .) 1, 芯片引脚上注明的上拉或 下拉电阻 , 是指设计在芯片引脚内部的一个电阻或等效电阻 . 设计这个电阻的目的 , 是为了当用户不需要用这个引脚的功能时 , 不用外加元件 , 就可以置这个引脚到缺省的状态 . 而不会使 CMOS 输入端悬空 . 使用时要注意如果这个缺省值不是你所要的 , 你应该把这个输入端直接连到你需要的状态 . 2, 这个引脚如果是上拉的话 , 可以用于 线或 逻辑 . 外接漏极开路或集电极开路输出的其他芯片 . 组成负逻辑或输入 . 如果是下拉的话 , 可以组成正逻辑 线或 , 但外接只能是 CMOS 的高电平漏极开路的芯片输出 , 这是因为 CMOS 输出的高 , 低电平分别由 PMOS 和 NMOS 的漏极给出27 / 39 电流 , 可以作成 P 漏开路或 N 漏开路 . 而 TTL 的高电平由源极跟随器输出电流 , 不适合 线或 . 3, TTL 到 CMOS 的驱动或反之 , 原则上不建议用上下拉电阻来改变电平 , 最好加电平转换电路 . 如果两边的电源都是 5 伏 , 可以直接连但影响性能和稳定 , 尤其是 CMOS 驱动 TTL 时 . 两边逻辑电平不同时 , 一定要用电平转换 . 电源电压 3 伏或以下时 , 建议不要用直连更不能用电阻拉电平 . 4, 芯片外加电阻由应用情况决定 , 但是在逻辑电路中用电阻拉电平或改善驱动能力都 是不可行的 . 需要改善驱动应加驱动电路 . 改变电平应加电平转换电路 . 包括长线接收都有专门的芯片 . GSM教你理解上下拉电阻 1、当 TTL电路驱动 COMS电路时，如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平，这时就需要在 TTL 的输出端接上拉电阻，以提高输出高电平的值。【 TTL-CMOS 匹配 输出电平】 28 / 39 2、 OC(集电极开路， TTL) 或 OD(漏极开路， COMS)输出必须加上拉电阻，才能使用。假如有一个三态的门带下一级门 .如果直接把三态的输出接在下一级的输入上 ,当三态的门为高阻态时 ,下一级的输入就如同漂空一样 .可能引起逻辑的错误 ,对 MOS电路也许是有破坏性的 .所以用电阻将下一级的输入拉高或拉低 ,既不影响逻辑又保正输入不会漂空 【 OC】 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。【驱动能力】 4、在 COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。【输入阻抗】 5、芯片的管脚加上拉电阻来提高输出电平 ,从而提高芯片输入信号的噪声容限增强抗干扰能力 【噪声容限】 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。【 EMC】 29 / 39 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。【电阻匹配】 8、可以用来降低输出电流。设上拉电阻的阻值为 R，当输出低电平时，输出端的电流为 (Vcc - Vsds)/R (设 Vsds 为 CMOS管饱和压降 )，如果直接将 OD端接在电源 Vcc上，相当于 R = 0，这意味着电流过大，从而造成输出端烧毁。【输出电流】 9、如果输出电流比较大，输出的电平就会降低，就可以用上拉电阻提供电流分量，把电平 “ 拉高 ” 。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。 10、需要注意的是，上拉电阻太大会引起输出电平的延迟。 11、一般 CMOS 门电路输出不能给它悬空，都是接上拉电阻设定成高电平。在数字电路中不用的输入脚都要接固定电平，通过 1k电阻接高电平或接地 12、上拉电阻的工作原理图如右图 上部的一个 Bias Resaitor 电阻因为是接地，因而叫做下拉30 / 39 电阻，意 思是将电路节点 A的电平向低方向拉；同样，图中下部的一个 Bias Resaitor 电阻因为接电源，因而叫做上拉电阻，意思是将电路节点 A的电平向高方向拉。当然，许多电路中上拉电阻和下拉电阻中 间的那个 12k 电阻是没有的或者是看不到的。 上图是 RS485/RS 422 总线上的，可以一下子认识 上拉电阻和下拉电阻的意思。但许多电路只有一个上拉电阻或下拉电阻，而且实际中，还是上拉电阻的为多。 下拉电阻 和上拉电阻的原理差不多，只是拉到 GND 去而已，那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配 (抗回波干扰 ) 上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是灌电流。上拉是对器件注入电流，下拉是输出电流。 上拉电阻阻值的选择原则包括 31 / 39 1、从节约功耗及芯片的灌电流能力考虑应当足够大； 电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 以上三点 ,通常在 1k到 10k 之间选取 。对下拉电阻也有类似道理 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素： 1驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉 电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。 2下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。 32 / 39 3高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平 。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。 4频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成 RC 延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。 下拉电阻的设定的原则和上拉电阻是一样的。 上拉电阻阻值选择 OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供， 例：设输入端每端口不大于 100uA,设输出口驱动电流约500uA，标准工作电压是 5V，输入口的高低电平门限为 (低于此值为低电平 )； 2V(高电平门限值 )。 选上拉电阻时： 33 / 39 500uA x = 即选大于时输出端能下拉至以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于即可。 当输出高电平时，忽略管子的漏电流， 两输入口需 200uA 200uA x15K=3V 即上拉电阻压降为 3V，输出口可达到 2V，此阻值为最大阻值，再大就拉不到 2V 了。选 10K 可用。 COMS门的可参考 74HC系列 设计时管子的漏电流不可忽略， IO 口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂 饱后面的输入口，输出低电平不要把输出口喂撑了 再例： 一、最大值的计算原则：要保证上拉电阻明显小于负载的阻抗，以使高电平时输出有效。 例如：负载阻抗是 10K，供电电压是 5V，如果要求高电平不小于，那么，上拉电阻最大值 R 大 )=10:5 R 大 =1K 也就是最大值 1k， 二、最小值的计算原则：保证不超过管子的额定电流 例：管子的额定电流150mA，放大倍数 100，基极限流电阻 10k，工作在 5v 的系34 / 39 统中。那么，算法如下： Ib U/R=()/10=(mA) Ic 100*47mA 小于额定的 150，所以可以按饱和法来算最小值。 上拉电阻最小值 R小 5v/47mA=106 欧姆 注意：算出最大最小值后，一般是随便选个中间值就可以了，例如本例子可以选 510欧姆的上拉电阻。但是，如果负载电流较大，低电平要求严格，那么就要选 100欧姆的上拉电阻。但是如果考虑省电因素，而低电平要求不严格，那么就可 用 1K 的上拉电阻了。 更详细的计算可参考文章：集成 OC门上拉电阻的分析计算 P0为什么要上拉电阻原因有： 1. P0口片内无上拉电阻 2. P0 为 I/O 口工作状态时，上方 FET 被关断，从而输出脚浮空，因此 P0用于输出线时为开漏输出。 3. 由于片内无上拉电阻，上方 FET 又被关断， P0 输出 1 时无法拉升端口电平。 P0是双向口，其它 P1， P2， P3是准双向口。 准双向口是因35 / 39 为在读外部数据时要先 “ 准备 ” 一下，为什么要准备一下呢？单片机在读准双向口的端口时，现应给端口锁存器赋 1，目的是使 FET关断，不至于因片内 FET导通使端口钳制在低电平。 上下拉一般选 10k！ 什么是 OC、 OD 集电极开路门 (集电极开路 OC 或源极开路 OD)open-drain是 漏 极 开 路 输 出 的 意 思 ， 相 当 于 集 电 极 开 路(Open-Collector)输出，即 ttl中的集电极开路输出。一般用于线或、线与，也有的用于电流驱动。 Open-Drain 是对mos管而言， open-collector是对双极型管而言，在用法上没啥区别。 引入 OC(或 OD)的原因 OC(OD)电路类型的出现是应发光二极管的应用而产生的，由于发光二极管亮度高，驱动电压小，电流也小，寿命长，可以直接接入 TTL、 CMOS 电路中，能够降低产品成本，所以得到了广泛的应用。 发光二极管的驱动电流不超过 20mA，设 Vsds = ，那么在 Vcc 36 / 39 = 电路中，上拉电阻可以这样估算 :R = (Vcc - Vsds)/20mA = 150 ，实际应用中为了安全起见，常取 R = 200 。 开漏形式的电路有以下几个特点： 1.利用外部电路的驱动能力，减少 IC内部的驱动。 或驱动比芯片电源电压高的负载【驱动能力】 . 2.可以将多个开漏输出的 Pin，连 接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成