毕业设计（论文）-基于FPGA的等精度数字频率计设计.doc

2014-2015 学年第学年第 1 学期学期 课程设计课程设计 题目：题目：基于基于 FPGAFPGA 的等精度数字频率计设计的等精度数字频率计设计 姓名：姓名：* 学号：学号：201295014220201295014220 班级：班级：电气六班电气六班 摘摘 要要 伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段， 已经广泛应用于模拟与数字电路系统等许多领域。电子设计自动化是一种实现电系统 或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，它吸收 了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，促进了 工程发展。 数字频率计是一种基本的测量仪器。它被广泛应用与航天、电子、测控等领域。 采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化的特点。 本文首先综述了 EDA 技术的发展概况，FPGA/CPLD 开发的涵义、优缺点，VHDL 语 言的历史及其优点，概述了 EDA 软件平台QUARTUS；然后介绍了频率测量的一般 原理，利用等精度测量原理，通过 FPGA 运用 VHDL 编程，利用 FPGA(现场可编程门 阵列)芯片设计了一个 8 位数字式等精度频率计，该频率计的测量范围为 0-100MHZ, 利用 QUARTUS 集成开发环境进行编辑、综合、波形仿真，并下载到 CPLD 器件中， I 经实际电路测试，仿真和实验结果表明，该频率计有较高的实用性和可靠性。 关键词关键词:电子设计自动化；VHDL 语言；频率测量；数字频率计 目目 录录 摘 要.I 目 录.III 1. 绪 论.1 1.2 基于 EDA 的 FPGA/ CPLD 开发.2 1.3 硬件描述语言(HDL) .3 VHDL 语言简介 .3 1.4 QuartusII概述.4 2. 频率测量.6 2.1 数字频率计工作原理概述.6 2.2 采用等精度测量 本章小结.8 3. 数字频率计的系统设计与功能仿真.8 3.1 系统的总体设计.8 3.2 信号源模块.9 3.3 锁存器 .12 3.4 十进制计数器 .13 II 3.5显示模块.14 3.5.1 显示模块设计.14 3.52 显示电路.15 3.5.3 译码器.15 本章小结.16 结 论.16 附录：频率计顶层文件.18 信号源模块源程序.19 32 位锁存器源程序.19 有时钟使能的十进制计数器的源程序.20 显示模块源程序.21 0 1. . 绪绪 论论 21 世纪人类将全面进入信息化社会，对微电子信息技术和微电子 VLSI 基础技术 将不断提出更高的发展要求，微电子技术仍将继续是 21 世纪若干年代中最为重要的和 最有活力的高科技领域之一。而集成电路(IC)技术在微电子领域占有重要的地位。伴随 着 IC 技术的发展，电子设计自动化(Electronic Design Automation, EDA)己经逐渐成为 重要设计手段，其广泛应用于模拟与数字电路系统等许多领域。 EDA 是指以计算机大规模可编程逻辑器件的开发软件及实验开发系统为设计工具， 通过有关开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻 辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标 芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯 片的一门新技术1。 VHDL（超高速集成电路硬件描述语言）是由美国国防部开发的一种快速设计电路 的工具，目前已经成为 IEEE（The Institute of Electrical and Electronics Engineers）的一 种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL 具有多层次描述 系统硬件功能的能力，支持自顶向下（Top_Down）和基于库（LibraryBased）的设计 的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框 图的划分和结构设计，在方框图一级用 VHDL 对电路的行为进行描述，并进行仿真和 纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电 路的网表，下载到具体的 CPLD 器件中去，从而实现可编程的专用集成电路（ASIC） 的设计。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连 线比较复杂，而且会产生比较大的延时，造成测量误差，可靠性差。随着复杂可编程 逻辑器件（CPLD）的广泛应用，以 EDA 工具作为开发手段，运用 VHDL 语言。将使 整个系统大大简化。提高整体的性能和可靠性。 数字频率计是通信设备、音、视频等科研生产领域不可缺少的测量仪器。采用 VHDL 编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示 部分外，其余全部在一片 FPGA 芯片上实现。整个系统非常精简，且具有灵活的现场 可更改性。 本文用 VHDL 在 CPLD 器件上实现一种 8 位数字频率计测频系统，能够用十进制 1 数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且 能对其他多种频率信号进行测量。具有体积小、可靠性高、功耗低的特点。 1.2 基于基于 EDA 的的 FPGA/ CPLD 开发开发 我国的电子设计技术发展到今天，将面临一次更大意义的突破，即 FPGA/CPLD ( Field Programmable Gate Array，现场可编程门阵列/Complex Programmable Logic Device，复杂可编程逻辑器件)在 EDA 基础上的广泛应用。从某种意义上说，新的电子 系统运转的物理机制又将回到原来的纯数字电路结构，但却是一种更高层次的循环， 它在更高层次上容纳了过去数字技术的优秀部分，对(Micro Chip Unit ) MCU 系统是一 种扬弃，在电子设计的技术操作和系统构成的整体上发生了质的飞跃。如果说 MCU 在 逻辑的实现上是无限的话，那么 FPGA/CPLD 不但包括了 MCU 这一特点，而且可以触 及硅片电路线度的物理极限，并兼有串、并行工作方式，高速、高可靠性以及宽口径 适用性等诸多方面的特点。不但如此，随着 EDA 技术的发展和 FPGA/CPLD 在深亚微 米领域的进军，它们与 MCU, MPU, DSP, A/D, D/A, RAM 和 ROM 等独立器件间的物理 与功能界限已日趋模糊。特别是软/硬 IP 芯核(知识产权芯核;Intelligence Property Core，一种已注册产权的电路设计)产业的迅猛发展，嵌入式通用及标准 FPGA 器件的 呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD 以其不可替代的地位及伴随而 来的极具知识经济特征的 IP 芯核产业的崛起，正越来越受到业内人士的密切关注。 FPGA/CPLDFPGA/CPLD 简介简介 FPGA 和 CPLD 都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成 于一个单片集成电路中，其集成度已发展到现在的几百万门。复杂可编程逻辑器件 CPLD 是由 PAL ( Programmable Array Logic，可编程数组逻辑)或 GAL ( Generic Array Logic，通用数组逻辑)发展而来的。它采用全局金属互连导线，因而具有较大的延时可 预测性，易于控制时序逻辑;但功耗比较大。现场可编程门阵列(FPGA)是由掩膜可编程 门阵列(MPGA)和可编程逻辑器件二者演变而来的，并将它们的特性结合在一起，因此 FPGA 既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。 FPGA 通常由布线资源分隔的可编程逻辑单元(或宏单元)构成数组，又由可编程 I/O 单 元围绕数组构成整个芯片。其内部资源是分段互联的，因而延时不可预测，只有编程 完毕后才能实际测量。 CPLD 和 FPGA 建立内部可编程逻辑连接关系的编程技术有三种:基于反熔丝技术 的器件只允许对器件编程一次，编程后不能修改。其优点是集成度、工作频率和可靠 2 性都很高，适用于电磁辐射干扰较强的恶劣环境。基于 EEPROM 内存技术的可编程逻 辑芯片能够重复编程 100 次以上，系统掉电后编程信息也不会丢失。编程方法分为在 编程器上编程和用下载电缆编程。用下载电缆编程的器件，只要先将器件装焊在印刷 电路板上，通过 PC, SUN 工作站、ATE(自动测试仪)或嵌入式微处理器系统，就能产 生编程所用的标准 5V, 3.3V 或 2.5V 逻辑电平信号，也称为 ISP ( In System Programmable)方式编程，其调试和维修也很方便。基于 SRAM 技术的器件编程数据存 储于器件的 RAM 区中，使之具有用户设计的功能。在系统不加电时，编程数据存储在 EPROM、硬盘、或软盘中。系统加电时将这些编程数据实时写入可编程器件，从而实 现板级或系统级的动态配置。 1.3 硬件描述语言硬件描述语言(HDL)(HDL) 硬件描述语言(HDL)是相对于一般的计算机软件语言如 C , Pascal 而言的。 HDL 是用于设计硬件电子系统的计算机语言，它描述电子系统的逻辑功能、电路结构和连 接方式。设计者可以利用 HDL 程序来描述所希望的电路系统，规定其结构特征和电路 的行为方式;然后利用综合器和适配器将此程序变成能控制 FPGA 和 CPLD 内部结构、 并实现相应逻辑功能的门级或更底层的结构网表文件和下载文件。硬件描述语言具有 以下几个优点:a.设计技术齐全，方法灵活，支持广泛。b.加快了硬件电路的设计周期， 降低了硬件电路的设计难度。 c.采用系统早期仿真，在系统设计早期就可发现并排除 存在的问题。d.语言设计与工艺技术无关。e.语言标准，规范，易与共享和复用。就 FPGA/CPLD 开发来说，VHDL 语言是最常用和流行的硬件描述语言之一。本次设计选 用的就是 VHDL 语言，下面将主要对 VHDL 语言进行介绍。 VHDLVHDL 语言简介语言简介 VHDL 是超高速集成电路硬件描述语言的英文字头缩写简称，其英文全名是 Very- High -Speed Integrated Circuit Hardware Description Language。它是在 70 80 年代中由 美国国防部资助的 VHSIC(超高速集成电路)项目开发的产品，诞生于 1982 年。1987 年 底，VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)确认为标准硬件 描述语言。自 IEEE 公布了 VHDL 的标准版本(IEEE std 1076-1987 标准)之后，各 EDA 公司相继推出了自己的 VHDL 设计环境。此后，VHDL 在电子设计领域受到了广泛的 接受，并逐步取代了原有的非标准 HDL。1993 年，IEEE 对 VHDL 进行了修订，从更 高的抽象层次和系统描述能力上扩展 VHDL 的内容，公布了新版本的 VHDL，即 3 ANSI/IEEE std 1076-1993 版本。1996 年 IEEE 1076.3 成为 VHDL 综合标准。 VHDL 主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻 辑芯片的应用设计。与其它的 HDL 相比，VHDL 具有更强的行为描述能力，从而决定 了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件 结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的 EDA 工具 和 VHDL 综合器而言，将基于抽象的行为描述风格的 VHDL 程序综合成为具体的 FPGA 和 CPLD 等目标器件的网表文件己不成问题。VHDL 语言在硬件设计领域的作 用将与 C 和 C+在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步 取代如逻辑状态表和逻辑电路图等级别较低的繁琐的硬件描述方法，而成为主要的硬 件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。VHDL 和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的产品上市带来创 纪录的速度。 1.4 QuartusII 概述概述 QuartusII 是 Altera 提供的 FPGA/CPLD 开发集成环境，Altera 是世界上最大的可编 程逻辑器件供应商之一。QuartusII 在 21 世纪初推出，是 Altera 前一代 FPGA/CPLD 集 成开发环境 MAX+PLUSII 的更新换代产品，其界面友好，使用便捷。它提供了一种与 结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 Altera 的 QuartusII 提供了完整的多平台设计环境，能满足各种特定设计的需要， 也是单芯片可编程系统（SOPC）设计的综合性环境和 SOPC 开发的基本设计工具，并 为 Altera DSP 开发包进行系统模型设计提供了集成组合环境。QuartusII 设计工具完全 支持 VHDL、Verilog 的设计流程，其内部嵌有 VHDL、Verilog 逻辑综合器。QuartusII 也可利用第三方的综合工具。同样，QuartusII 具备仿真功能，同时也支持第三方的仿 真工具，如 ModelSim。此外，QuartusII 与 MATLAB 和 DSP Builder 结合，可以进行 基于 FPGA 的 DSP 系统开发和数字通信模块的开发。 QuartusII 包括模块化的编译器。编译器包括的功能模块有分析/综合器（Analsis USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PIN1MHZ_1 IS PORT (clkin : IN STD_LOGIC; clkout : OUT STD_LOGIC); END PIN1MHZ_1; ARCHITECTURE A OF PIN1MHZ_1 IS BEGIN PROCESS(clkin) variable cnttemp : INTEGER RANGE 0 TO 99; BEGIN IF clkin=1 AND clkinevent THEN IF cnttemp=99 THEN cnttemp:=0; ELSE IF cnttemp50 THEN clkout=1; ELSE clkout=0; END IF; cnttemp:=cnttemp+1; END IF; END IF; END PROCESS; 19 END A; 32 位锁存器源程序位锁存器源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG32B IS PORT(LOAD: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END ENTITY REG32B; ARCHITECTURE ART OF REG32B IS BEGIN PROCESS ( LOAD, DIN ) IS BEGIN IF LOAD EVENT AND LOAD= 1 THEN DOUT=DIN; -锁存输入数据 END IF; END PROCESS; END ART; 有时钟使能的十进制计数器的源程序有时钟使能的十进制计数器的源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_LOGIC; -计数时钟信号 CLR:IN STD_LOGIC; -清零信号 ENA:IN STD_LOGIC; -计数使能信号 CQ :OUT INTEGER RANGE 0 TO 15;-4位计数结果输出 20 CARRY_OUT:OUT STD_LOGIC); -计数进位 END CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA) IS BEGIN IF CLR= 1 THEN CQI= 0; -计数器异步清零 ELSIF CLKEVENT AND CLK= 1 THEN IF ENA= 1 THEN IF CQI=10 THEN cqi=1; ELSE CQI=cqi+1;END IF; -等于9，则计数器清零 END IF; END IF; END