EDA课设占空比可调分频器设计报告.doc

华侨大学EDA设计报告-占空比可调分频器 姓名： 学号： 班级： 学院：信息科学与工程学院 课题难度：0.9摘要 本课题为可占空比可调分频器，系统要求为占空比3:10，输出信号频率3MHz；外部时钟信号12MHz。从题目可知系统功能分为分频和占空比可调两个部分，由于系统要求是能发生占空比为3:10的波形，故先对输入波形十分频，然后调解其占空比为3:10.由于十分频后频率达不到系统要求，故在分频器前加锁相环起到倍频作用，总电路功能是对输入信号四分频并任意调节其占空比，满足设计要求。 关键字：分频器，占空比可调，EDA目录一、 系统设计31、设计要求32.系统设计方案3二、 单元电路设计31.锁相环32.分频器4三、 软件设计51.软件设计平台52.实现方法5四、 系统测试61.软件测试62.硬件测试7五、 结论8六、 参考文献8七、 附录8总体原理图8分频器源程序81、 系统设计1、设计要求原设计要求：占空比3:10，输出信号频率3MHz；外部时钟信号12MHz。新扩展要求：占空比任意可调，对任意输入信号四分频。2.系统设计方案方案一：先通过锁相环把频率扩大为原来的2.5倍，若系统输入频率为12MHz，则锁相环输出频率为30MHz，再把30MHz的方波经分频器十分频，同时按输入的占空比值调节占空比（例如，输入3，则占空比为30%），即可得到设计要求的波形。方案二：通过锁相环直接调节输入波形的占空比，输出12MHz（锁相环输出频率须大于10MHz，故不能直接输出3MHz的波形），占空比为3:10的波形，再通过四分频器输出3MHz的波形。方案对比：两种方案均能实现设计要求，但方案一可以实现任意调节占空比，方案二只能输出固定为3:10占空比的波形，可知方案一更为先进而实用。故选用方案一。2、 单元电路设计 1.锁相环 锁相环原理：锁相环是一种基于输入信号与输入信号反馈给振荡控制器的信号之间的相位差的闭环频率控制系统。它是闭环控制回路，正常工作时，输出频率锁定输入频率。当把输出信号经过分频器N分频后，再反馈到输入，输出就是N倍频。所以锁相环可以实现倍频功能。本方案用锁相环将输入信号（12MHz）倍频到30MHz，再把30MHz输入分频器。 2.分频器 分频器源程序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 调用相关库USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clkdiv IS -实体声明PORT(clk: IN STD_LOGIC; -定义输入端口外部时钟clkA:IN STD_LOGIC_VECTOR (3 DOWNTO 0); -定义输入端口A（用于输入预设占空比）clk_div4: OUT STD_LOGIC); -定义输出端口输出波形clk_div4END ENTITY clkdiv;ARCHITECTURE rtl OF clkdiv IS -结构体声明SIGNAL count : STD_LOGIC_VECTOR (3 DOWNTO 0) ;-定义四位矢量信号countBEGINPROCESS(clk)BEGINIF (clkevent AND clk=1) THEN -当clk为上升沿时IF(count = 1001) THEN -当count=1001即十进制10时Count 0); -count清零ELSECount =0000) THENIF (count= A) THEN -当0000=A时Clk_div4 =1; -clk_div为高电平ELSEClk_div4 =0; -clk_div为低电平END IF ;END IF ;END IF ;END PROCESS;END ARCHITECTURE rtl;3、 软件设计1.软件设计平台：QUARTUS II 软件。Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。2.实现方法：新建VHDL文件，编写分频器程序，由程序生成原理图模块，再添加锁相环，构成整个原理图，编译并仿真。总原理图如下程序流程图输出频率为3MHz且占空比为3:10的输出波形30MHz频率输入分频器，进行十分频并调节占空比为30%输入信号经锁相环倍频至30MHz输入时钟信号12MHz及预设占空比3开始结束4、 系统测试 软件：Quartus II 芯片：EP2C5T144C8 1.软件测试在工程中新建波形文件，对程序进行功能仿真，输入信号为12MHz，故设定clk的周期为，如下图从仿真结果可以看出，副光标距离主光标为331.449ns，则输出信号的频率为符合要求。可以直接看出占空比为3:10.也可通过计算得知，如下图符合要求。（副光标显示的是与主光标的距离而不是实际坐标）2.硬件测试有进行引脚锁定和连接示波器测试，但是由于不明原因示波器图像十分不准确没有拍照。（经过验收的学长现场调试证明，示波器直接接固定频率的信号源显示的图像都十分不准确，学长说可以不看硬件）5、 结论 符合要求符合要求通过该EDA课程设计，我对EDA技术有了更深层次的认识，透彻理解了分频器和锁相环的相关知识，虽然课题不是很难，但是每个设计要求都暗藏玄机，要求占空比为3:10，而不是简单的等占空比的二分频，四分频，考验了我对分频器原理的深层理解，使我能设计出任意分频的分频器，要求输出频率为3MHz，使得不能单单用锁相环输出相应波形，但又必须使用锁相环对输入频率进行倍频，更让我对原本一知半解的锁相环原理有了深层的认识。做完这个课设，感觉真是受益匪浅。6、 参考文献潘松,黄继业 EDA技术与VHDL（第4版）-清华大学出版社7、 附录总体原理图：分频器源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clkdiv ISPORT(clk: IN STD_LOGIC;A:IN STD_LOGIC_VECTOR (3 DOWNTO 0);clk_div4: OUT STD_LOGIC);END ENTITY clkdiv;ARCHITECTURE rtl OF clkdiv ISSIGNAL count : STD_LOGIC_VECTOR (3 DOWNTO 0) ;BEGINPROCESS(clk)BEGINIF (clkevent