数字系统硬件设计概述.ppt

1,VHDL与复杂数字系统设计,2,使用教材,1侯伯亨等，VHDL硬件描述语言与数字逻辑电路设计（第三版），西安电子科技大学出版社，2009年。,参考教材,1乔庐峰、王志功等译，VHDL数字电路设计教程，电子工业出版社，2005年；2林敏、方颖立，VHDL数字系统设计与高层次综合，电子工业出版社，2002年；3曾繁泰、陈美金，VHDL程序设计，清华大学出版社，2001年；4俊超，集成电路设计VHDL教程，北京希望电子出版社，2002年；5林明权，VHDL数字控制系统设计范例，电子工业出版社，2003年；6北京理工大学ASIC研究所，VHDL100例详解，清华大学出版社，1999年。,3,课程内容安排,介绍数字集成电路设计的基本概念；掌握EDA工具MAXPLUS的基本使用方法；掌握VHDL的基本语法和主要编程要点；掌握基本及常用数字功能电路的VHDL设计。,本课程理论课时56学时，答疑8学时。,总学时64,4,成绩考评方式,平时成绩：8次作业，其中上机练习8次20%堂上10；考试成绩：70%,教师联系方式,办公室地点：2教504E-mail:wangyang,5,班干联系方式,上课时间地点：周三九、十节兴湘B101周四五、六节兴湘B101,6,第一章数字系统硬件设计概述,集成电路设计方法,集成电路设计一般流程,传统与现代集成电路设计方法比较,VHDL硬件描述语言,7,一、集成电路设计方法,从功能和实现的先后顺序上分正向(Forward)设计反向(Backward)设计,正向设计：由设计者提出一个功能要求，然后通过综合得到最终的半导体实现。反向设计：对已有的一个半导体实现，通过分析得到它的结构和功能，在此基础上进行模仿或修改，实现类似的电路功能。,8,正向设计,反向设计,9,反向设计方法应用越来越小的原因,ASIC的功能多样化、专门化，开发者无法从已有芯片产品当中找到合乎自己特殊功能及性能要求的专用集成电路。对大规模高集成度的芯片进行版图分析非常困难。集成电路产品加强了保密措施，使反向设计几乎成为不可能。基于以上原因正向设计得到越来越广泛的研究和应用，而正向设计的发展主要依赖于高层次综合、逻辑综合、版图综合各层次综合方法和工具的发展。,从整体和局部的先后顺序上分自顶向下(Top-down)的设计自底向上(Bottom-up)的设计,自顶向下(Top-down)的设计：设计者从整体上规划系统的功能和性能，然后对系统进行划分，分解为规模较小、功能较为简单的局部模块，并确立它们之间的相互关系，这种划分过程不断地进行下去，直到划分得到的单元可以映射到物理实现。自底向上(Bottom-up)的设计：设计者首先选择具体的逻辑单元，进行逻辑电路设计，得到系统需要的独立功能单元，然后把这些模块单元连接起来组装成整个系统。,11,自顶向下(Top-down),自底向上(Buttom-up),12,Bottom-up设计方法从传统的手工设计发展而来，一个硬件系统的实现过程从选择具体的元器件开始，CAD软件是按照这种设计流程建立的。缺点：底层设计时缺乏对整个系统总体性能的把握，完成后修改困难。,Top-down设计方法是随着硬件描述语言和EDA工具同步发展起来的。硬件描述语言能在各个抽象层次上对电子系统进行描述，借助EDA工具自动实现从高层次到低层次的转换。优点：在各个层次上易于调整设计，保证设计的正确性，缩短了设计周期，适于设计大规模电路。,13,二、集成电路设计一般流程,集成电路设计流程就是为实现集成电路从功能定义到半导体实现的整个过程所需要进行的所有工作及其先后次序。,规范、科学的集成电路设计流程，可提高设计活动的效率和可靠性，有利于设计活动的管理和交流。,14,与工艺无关设计,前端设计,后端设计,IC设计一般流程,15,三、传统与现代集成电路设计方法比较,数字系统的设计历来存在两个分支系统硬件设计和软件设计。所以设计人员也因工作性质的不同被分成两群硬件设计人员和软件设计人员。硬件描述语言出现之后，数字系统的硬件构成及其行为可以借助硬件描述语言来描述和仿真。所以，软件人员借助HDL语言同样可以设计出符合要求的硬件系统。教材上以六进制计数器的设计为例，说明了这种硬件设计方法的变化。,16,1、传统设计方法的主要特征,（1）采用自底向上的设计方法,六进制计数器,选择逻辑元器件,JK触发器、D触发器、基本门电路,状态转移图,列状态转移表,表1-1触发器状态变化表表1-2Q2，Q1输出和Q0的J，K输入关系表,Q2Q1Q0,17,表1-1触发器状态变化表,计数脉冲,18,表1-2Q2，Q1输出和Q0的J，K输入关系表,计数脉冲,19,得状态转移方程,得电路图,20,（2）采用通用的逻辑元、器件（3）在系统硬件设计的后期进行仿真和调试需在硬件系统构成以后仿真和调试，很可能造成设计周期的加长。（4）主要设计文件是电原理图电原理图详细标注了逻辑元、器件的名称和相互之间的信号连接关系，对大的系统电原理图太多，给归档、阅读、修改和使用带来不便。,21,2、现代设计方法的主要特征,（1）采用自顶向下的设计方法硬件描述语言支持自顶向下的设计，可描述硬件电路的功能，信号连接关系及定时关系。用硬件描述语言，设计者将自顶向下分成三个层次对系统硬件进行设计：,层次一：行为描述,层次二：RTL描述,层次三：逻辑综合,22,六进制计数器,实质是对整个数字系统的数学模型的描述，是输入和输出映射关系的描述。不考虑实际的操作和算法用何方法实现。,层次一：行为描述,层次二：RTL描述,层次三：逻辑综合,从信号存储、传输的角度去描述整个系统的。只有采用这种方式，才能导出系统的逻辑表达式，进行逻辑综合，映射到具体逻辑元件结构的硬件实现。,从各种逻辑门的组合、连接的角度去描述整个系统。利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件(门级网表)。此后，进行门级仿真，定时关系检查。,23,最终完成硬件设计的两种选择：若采用ASIC，则进行以下步骤：电路设计：具体器件及互连线设计，电路图设计等；版图设计：将电路对应成为几何图形，做出版图网表（netlist）；时序仿真：考虑器件及连线延时，检查电路时序关系是否正确；芯片流片：通过半导体工艺流程制作所设计的芯片；封装测试。若采用PLD器件，则进行以下步骤：电路综合：得到门级网表；电路下载：将所设计电路写入所选定的PLD器件中。,24,（2）系统中可大量采用ASIC芯片不受元器件是否通用的限制。（3）采用系统早期仿真自顶向下要进行三级仿真：系统数学模型的仿真、系统数据流的仿真和系统门电路电原理的仿真，利于尽早发现设计中的问题。（4）降低了硬件设计难度不需要手工写出逻辑表达式，降低设计难度，缩短设计周期。（5）主要设计文件是用HDL编写的源程序资料量小、可重复利用、阅读方便。,25,3、总结比较,自底向上,自顶向下,电路原理图,硬件描述语言,通用元器件,ASIC电路,在设计的后期进行,在设计的早期进行,26,四、VHDL硬件描述语言,1、VHDL简介VHDL是VeryHighSpeedIntegrationCircuitsHardwareDescriptionLanguage的缩写，即“超高速集成电路硬件描述语言”。起源：1985年，美国国防部提出计划；1987年成为IEEE1076-1987标准；1993年进一步修订完善成为IEEE1076-1993标准；,27,2、VHDL语言的特点,（1）设计技术齐全、方法灵活、支持广泛支持自顶向下Top-down和基于库Library-based的设计方法。支持同步、异步、FPGA以及其它随机电路的设计。VHDL语言早在1987年12月已经作为IEEE_STD_1076标准公开发布。（2）系统硬件描述能力强具有多层次描述系统硬件功能的能力。高层次的行为描述可以与低层次RTL描述和结构描述混合使用。最突出的优点是能进行系统级的硬件描述。,28,（3）VHDL语言可以与工艺无关编程工艺更新时无须更改原程序，只要改变相应的映射工具。（4）VHDL语言标准、规范，易于共享和复用,29,VHDL设计六进制计数器(行为描述),Libraryieee;Useieee.std_logic_1164.all;EntitycounterisPort(clk,rs:instd_logic;count_out:outstd_logic_vector(2downto0);Endcounter;architecturebehavofcounterissignalnext_count:std_logic_vector(2downto0);begincount_proc:process(rs,clk)beginifrs=0thennext_countnext_countnext_countnext_countnext_countnext_countnext_countnext_count=”XXX”;endcase;endif;count_out=next_countafter10ns;endprocess;endbehav;,30,VHDL设计六进制计数器(RTL方式描述),Libraryieee;Useieee.std_logic_1164.all;Usework.new.all;EntitycounterisPort(clk,rs:instd_logic;q1,q2,q3:outstd_logic);Endcounter;ArchitecturertlofcounterisComponentdffPort(d,rs,clk:instd_logic;q:outstd_logic);Endcomponent;ComponentdjkPort(j,k,rs,clk:instd_logic;q:outstd_logic);Endcomponent;,Componentand2Port(a,b:instd_logic;c:outstd_logic);Endcomponent;Componentnor2Port(a,b:instd_logic;c:outstd_logic);Endcomponent;Signaljin,kin,q1_out,q2_out,q3_out:std_logic;BeginU1:nor2portmap(q3_out,q2_out,jin);U2:and2portmap(q3_out,q2_out,kin);U3:djkportmap(jin,kin,rs,clk,q1_out);U4:dffportmap(q1_out,rs,clk,q2_ou