实验一概述及基本开发环境的学习.ppt

概述,时域测试技术综合实验,时域测试技术综合实验,电子测试技术及仪器教育部工程研究中心XXX,课程介绍,本课程以工程应用为重心，以“测控技术与嵌入式系统研究生实践平台”为依托，以时域测试技术为背景，通过软、硬件的综合训练，掌握电子工程设计与应用的基本技能。为研一尚未进入教研室的同学提供一个提前学习项目研发所需的基础知识及相关研发软件的使用。主要内容包括：时域测试的基本概念及系统组成；学习并掌握DSP程序设计和FPGA逻辑设计的技能；以ADC为核心的数据采集基本系统；以数字示波器系统为设计实例，展开软、硬件方面的综合训练.,什么是时域测试,按照时间的先后顺序记录事件的发生情况。基本被测对象：电压和电流,什么是时域测试,频域在射频和通信系统中运用较多，在高速数字应用中也会遇到频域。频域最重要的性质是：它不是”真实”的，而是一个数学构造。时域是惟一客观存在的域，而频域是一个遵循特定规则的数学范畴。,时域测试(采样)是频域(分析)的基础,时域测试的基本组成原理,关键指标：输入带宽、采样率、存储深度,时域测试的硬件组成框图,ADC,FPGA,DSP,实验平台的实物照片,本实验课程具体内容,实验一：概述及基本开发环境学习实验二：数字示波器信号调理通道实验实验三：基于FPGA的地址译码实验实验四：ADC采样及数据存储实验实验五：波形及界面显示实验实验六：基于FPGA的数字示波器触发模块设计实验实验七：基于FPGA的高精度频率计设计实验实验八：数字信号插值实验实验九：时域波形的参数测量实验实验十：网络通讯实验之上位机程序设计,该课程中涉及到的相关知识,1、模拟电路相关知识及调试经验（含运放、BJT、JFET、电源）2、数字电路相关知识及应用3、FPGA(FieldProgrammableGateArray)设计4、DSP(digitalsignalprocessor)代码编写及相关硬件知识的学习（含微机原理知识的应用）5、高速数据采集系统基本知识6、ARM相关知识的学习7、测试领域相关专业知识：如示波器、数字万用表、信号发生器,实验教学安排,本学期第三周开始，共十周每周一个实验项目，四个班内容一致多位老师参与，模块化教学,成绩组成,课堂实验效果：50%（现场打分）实验报告：30%（2次）课程综合设计报告：20%,报告提交方法,报告提交邮箱：timedomaintest邮件主题：学号_姓名_实验X比如：201222080616_张三_实验五注意：不按照格式提交的邮件将被视为无效邮件,第一次：开发环境及相关软件学习,时域测试技术综合实验,时域测试技术综合实验,一、实验目的1.了解DSP及FPGA在时域测试系统中的作用。2.掌握ADI公司DSP开发流程以及开发软件VisualDSP+的使用方法。3.掌握Xilinx公司FPGA开发流程以及开发软件ISE的使用方法。,二、实验内容1.练习DSP+软件的使用以及程序调试的基本步骤。2.编写简单DSP乘累加实验代码，熟悉DSP+软件的使用以及程序调试的基本步骤。3.练习新建DSP工程的流程方法。4.学习XilinxFPGA的JTAG下载方法5.结合时钟分频电路Verilog代码，练习ChipScope的使用方法(选作),三、预备知识1.了解FPGA架构及DSP基础知识2.Verilog硬件描述语言3.C语言四、实验设备与工具硬件：DSP、FPGA嵌入式开发平台，PC机Pentium100以上。软件：ISE、VisualDSP+,五、实验原理与说明1、DSP处理器以及其开发工具VisualDSP+,ADSP-BF531架构,VisualDSP+概述,VisualDSP+是ADI公司针对ADSP系列处理器提供的软件开发工具。他通过图像窗口的方式与用户进行信息交换，程序开发人员可以在窗口中进行高效的工程管理，包括在编辑、编译和调试之间相互切换，实现高效率的程序开发。目前ADI公司推出的最新版本是VisualDSP+5.0,VisualDSP+程序设计流程,实验一,1.练习DSP+软件的使用以及程序调试的基本步骤（断点、变量观察）。2.编写简单DSP乘累加实验代码，熟悉DSP+软件的使用以及程序调试的基本步骤。3.练习新建DSP工程的流程方法。自行新建visualDSP+工程，编写代码，实现两个数组的乘累加。,五、实验原理与说明2.1、FPGA架构,CLB,SLICE,简单的说：1）FPGA就是一个“数字电路（系统）实现平台”，用户可以在这个“数字电路平台”上实现自己的“设计”。2）属于广义上的“嵌入式系统”。嵌入了时钟模块、存储模块、处理器模块等,FPGA开发流程,五、实验原理与说明2.2、FPGA及其开发工具ISE,JTAG下载工具软件（集成在ISE中，也可单独使用）,注意：本实验平台上涉及到使用的FPGA有两片，一片是SPARTAN3A（X3S400A）在“采集板”上，另一片是SPARTAN3E（X3S250E）在“处理板”上。,仿真器及下载器的正确连接,VerilogHDL实例代码,modulearb_divider_10000(inclk,clkout);inputinclk;outputclkout;regclkout;reg17:0data_con;/根据不同分频值，宽度不一样always(posedgeinclk)beginif(data_con=4999)beginclkout=clkout;data_con=0;endelsebegindata_con=data_con+1;endendendmodule,实验二