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文档简介

实验报告学院： 专业： 班级：姓名学号实验组实验时间指导教师成绩实验项目名称8位的奇偶校验实验目的 1学习组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言 2熟悉利用Quartus II开发数字电路的基本流程和Quartus II软件的相关操作 3学会使用Vector Wave波形仿真 实验要求 按照老师的要求完成实验，编写实验报告实验原理 此奇偶校验电路时用来计算一个八位数里存在奇数个1还是偶数个1.本实验采用与tmp=0异或的方法来实现计数。如果结果输出为1，则有奇数个一。输出结果为零则有偶数个一。实验仪器 软件：Altera Quartus II 9.0 集成开发环境。实验步骤 1.选择“开始”“所有程序”“Altera”“Quartus II 9.0” “Quartus II 9.0（32bit）”，启动软件。2.选择“File” “New Project Wizard”，出现“Introduction”页面，如图所示，该页面介绍所要完成的具体任务。 3.单击“Next”按钮，进入工程名称的设定、工作目录的选择。4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶层文件的实体名（注意：工程名必须与顶层实体名相同，工程目录可以随意设置，但必须是英文的目录，工程名跟顶层实体名必须也是英文开头。不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装目录中。文件夹所在的路径名和文件夹名不能用中文，不能用空格，不能用括号，也不能以数字开头）6.新建设计文件，选择“File|New” ，在New对话框中选择Device Design Files下的Verilog File，单击OK，完成新建设计文件。7.在新建设计文件中输入Verilog程序.8.结果仿真实验内容编写四选一电路的VHDL代码并仿真，编译下载验证实验数据一：试验程序：LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY parity_check IS PORT（a：IN STD_LOGIC_VECTOR (7 DOWNTO 0)； y：OUT STD_LOGIC)；END parity_check ；ARCHITECTURE rtl OF parity_check ISBEGIN PROCESS（a） VARIABLE tmp：STD_LOGICBEGIN tmp：=0； FOR i IN 0 TO 7 LOOP tmp：= tmp XOR a（i）； END LOOP； y = tmp； - -y=1，a为奇数个1。y=0， a为偶数个1。 END PROCESS；END rtl；实验总结在实验中学习了组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言，同时熟悉利用Quartus II开发数
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