（微电子学与固体电子学专业论文）fpga中esd技术和可配置耐压结构研究.pdf

摘要 摘要 静电放电( e s d ) 是集成电路( i c ) 中最重要的可靠性问题之一。工业调查 表明大约有4 0 的i c 失效与e s d e o s ( 电过应力) 有关。因此，研究并控制 e s d 是实现更好性能、更高可靠性i c 的一个重要问题。随着i c 器件的特征尺 寸越来越小，e s d 所造成的问题表现得更加突出，已成为现代集成电路芯片在 制造和应用过程中需要重视并着力解决的一个重要问题。 本文基于0 2 5 i _ t r nc m o s 工艺，为一款f p g a 芯片设计了新型的支持多种输 入输出协议的可配置耐压保护结构。本文在所研究的f p g a 芯片结构基础上， 对其f o 接口电路结构进行分析。针对可配置的混合电压f o 接口的特点设计出 了新型的耐压保护电路。采用可配置的栅偏置控制电路和阱偏置控制电路，使 耐压保护电路可以适应不同的接口协议和不同的工作状态。 本文从全芯片保护的角度对所研究f p g a 的e s d 保护电路进行设计，设计 出了针对所研究f p g a 芯片的新型的e s d 保护结构，使其e s d 保护的能力达到 设计要求( h b m ，2 0 0 0 v ) 。通过采用有效地全芯片保护结构提升了可配置f o 接口的e s d 保护能力；采用e s db u s 技术，有效地解决了f p g a 芯片多电源 之间的e s d 保护问题；采用缓冲箝位二极管串来降低e s d 保护电路的漏电流； 采用了一些关键的版图设计，消除了l d d 和s a l i c i d e 结构对e s d 保护能力的影 响。最后，通过e s d 测试证明所设计的e s d 保护电路达到设计要求。 关键词：f p g af o 接口耐压电路静电放电 a b s t r a c t a b s t r a c t e l e c t r o s t a t i cd i s c h a r g e ( e s d ) i sam a j o rc a u s eo fi n t e g r a t e dc i r c u i t ( i f ) f a i l u r e s i n d u s t r ys u r v e y si n d i c a t et h a tn e a r l y4 0 o fl cf a i l u r e sa r ea s s o c i a t e dw i t he s d e o s ( e l e c t r i c a lo v e r s t r e s s ) p h e n o m e n a t h e r e f o r e ，t h es t u d ya n dc o n t r o l l i n go fe s da r e i n d i s p e n s a b l ef o ra c h i e v i n gh i g h e rq u a l i t ya n dr e l i a b i l i t ys t a n d a r d so fi cc h i p s a s t e c h n o l o g yc o n t i n u e st os c a l e ，e s db e c o m e sm o r ea n dm o r ei m p o r t a n ta n dn e e d st o b eh a n d l e da sak e y p r o b l e m i nt h ei cc h i p s m a n u f a c t u r i n ga n d u s i n g b a s e do nc h a r t e r e d0 2 5 1 t mc m o sp r o c e s s ，t h en e wp r o g r a m m a b l eh i g hv o l t a g e t o l e r a n tc i r c u i tw h i c hs u p p o r t sm a n yi 0s t a n d a r d si sd e s i g n e di nf i e l dp r o g r a m m a b l e g a t ea r r a y ( f p g a ) t h i sp a p e ri n t r o d u c e st h ea r c h i t e c t u r a lo ff p g aa n dt h e p r o g r a m m a b l em i x e d - v o l t a g ei oc i r c u i t b a s e do nt h ep r o g r a m m a b l em i x e d - v o l t a g e i oc i r c u i t ，t h en e w h i g hv o l t a g et o l e r a n tc i r c u i ti sd e s i g n e d i tu s e st h ep r o g r a m m a b l e d y n a m i cg a t eb i a sc o n t r o lc i r c u i ta n dn - w e l lb i a sc o n t r o lc i r c u i t , t h a ta l l o wt h eh i g h v o l t a g et o l e r a n tc i r c u i ts u p p o r t sm a n yi os t a n d a r da n dt h e i rw o r k i n gm e c h a n i s m c o n s i d e r e dt h ew h o l e c h i pe s dp r o t e c t i o n , t h en e we s dp r o t e c t i o ns t r u c t u r eo f f p g ai sd e s i g n e d ，w h i c hc a nm a k et h ee l e c t r o s t a t i cp r e v e n t i o nt oa c h i e v et h ed e s i r e d r e s u l t ( h b m2 0 0 0 v ) t h i ss t r u c t u r eu s e st h ee s db u s ，t h a tt h ei 0c i r c u i ta n d s e p a r a t e dp o w e rl i n e sa r es a f e l yp r o t e c t e d a d d i t i o n a ls n u b b e rd i o d e sa r eu s e dt o r e d u c et h el e a k a g ec u r r e n to ft h ed i o d es t r i n g f o re s dd e v i c e s ，s o m ec r i t i c a ll a y o u t d e s i g ni sp r o v i d e d ，w h i c hi m p r o v e se s d r o b u s t n e s so fe s d d e v i c e s f i n a l l y , t h ec h i p p a s s e dt h ee s d t e s t k e yw o r d s ：f p g ai n p u t o u t p u th i 曲v o l t a g et o l e r a n t e s d i i 南开大学学位论文版权使用授权书 本人完全了解南开大学关于收集、保存、使用学位论文的规定， 同意如下各项内容：按照学校要求提交学位论文的印刷本和电子版 本；学校有权保存学位论文的印刷本和电子版，并采用影印、缩印、 扫描、数字化或其它手段保存论文；学校有权提供目录检索以及提供 本学位论文全文或者部分的阅览服务；学校有权按有关规定向国家有 关部门或者机构送交论文的复印件和电子版；在不以赢利为目的的前 提下，学校可以适当复制论文的部分或全部内容用于学术活动。 学位论文作者签名：恸 渺7 年占月，7 日 经指导教师同意，本学位论文属于保密，在年解密后适用 本授权书。 指导教师签名：学位论文作者签名： 解密时间：年月日 各密级的最长保密年限及书写格式规定如下： 南开大学学位论文原创性声明 本人郑重声明：所呈交的学位论文，是本人在导师指导下，进行 研究工作所取得的成果。除文中已经注明引用的内容外，本学位论文 的研究成果不包含任何他人创作的、已公开发表或者没有公开发表的 作品的内容。对本论文所涉及的研究工作做出贡献的其他个人和集 体，均已在文中以明确方式标明。本学位论文原创性声明的法律责任 由本人承担。 学位论文作者签名：彳绍剜 砂1 年毛其7 e l 南开大学学位论文电子版授权使用协议 ( 请将此协议书装订于论文首页) 论文系本人在 南开大学工作和学习期间创作完成的作品，并已通过论文答辩。 本人系本作品的唯一作者( 第一作者) ，即著作权人。现本人同意将本作品收 录于“南开大学博硕士学位论文全文数据库。本人承诺：已提交的学位论文电子 版与印刷版论文的内容一致，如因不同而引起学术声誉上的损失由本人自负。 本人完全了解壶五太堂圈盘焦羞王堡在：焦旦堂鱼途塞的筻理查选! 同意 南开大学图书馆在下述范围内免费使用本人作品的电子版： 本作品呈交当年，在校园网上提供论文目录检索、文摘浏览以及论文全文部分 浏览服务( 论文前1 6 页) 。公开级学位论文全文电子版于提交1 年后，在校园网上允 许读者浏览并下载全文。 注：本协议书对于“非公开学位论文”在保密期限过后同样适用。 院系所名称： 作者签名： 学号： 日期：年月日 第一章绪论 第一章绪论 第一节课题意义 e s d ( e l e c t r o s t a t i cd i s c h a r g e ) 是当今c m o s 集成电路中最重要的可靠性 问题之一。高密度集成电路器件具有线间距短、线细、集成度高、运算速度快、 低功率和输入阻抗高的特点，因而导致这类器件对静电较敏感，称之为静电敏 感( e s ds e n s i t i v e ，e s d s ) 器件。随着超大规模集成电路工艺的高速发展，特 征尺寸已进入深亚微米阶段，大大提高了集成电路的性能和运算速度。但器件 尺寸的减小，导致了器件对外界电磁干扰的敏感程度也大大提高，使e s d 对器 件可靠性的危害变得越来越显著卧【3 】。 在集成电路迅速向深亚微米级工艺发展的同时，一些外围器件或电力系统 中的i c 芯片依旧工作在较高的电压水平上，例如3 3 v 或者5 v 。当两个不同供 电电压的数字逻辑芯片结合使用时，就必须保护低供电电压芯片中的晶体管不 被损坏，同时芯片应该具有较小的漏电流以及对闩锁效应的防护能力。 本篇论文的研究工作及成果运用在北京微电子技术研究所一款f p g a ( f i e l d p r o g r a m m a b l eg a t ea r r a y ) 芯片设计中( 该芯片为特殊用途，相关型号略) ，为其 可配置i o 接口设计耐压保护电路，以及为f p g a 芯片设计全芯片的e s d 保护 电路，从而提高f p g a 芯片的可靠性。 第二节国内外研究状况 集成电路产业一方面突飞猛进，各种新工艺，新器件，新产品的发展日新 月异，另一方面随着工艺的特征尺寸越来越小，栅氧化层厚度越来越薄，e s d 对集成电路的威胁越来越大。面对这个问题，国内外很多科研院校、研究机构 和企业对片上e s d 保护进行了深入研究。美国伊利诺斯大学香槟分校的主要研 究方向是射频e s d 保护，e s d 情况下s c r ( s i l i c o nc o n t r o l l e dr e c t i f i e r ) 的电路 级建模；美国加州大学河滨分校主要研究方向是混合信号和射频芯片上e s d 保 护技术；美国中佛罗里达大学主要研究方向是射频器件建模和仿真，e s d 保护 1 第一章绪论 的设计和模拟；中国浙江大学的研究方向是新型s c r 器件和e s d 保护器件的电 路级建模；台湾交通大学研究方向是各种硅基工艺下新颖的e s d 保护结构；美 国i b m 公司的研究方向是纳米工艺下的片上e s d 保护设计，美国i n t e r s i l 公司 主要是研究低压射频e s d 保护设计。此外，国内外的集成电路制造厂商也在开 发不同的工艺，从集成电路制造工艺方面提高芯片e s d 保护的能力。 第三节论文的主要工作和内容安排 本论文的主要工作包括： 1 、设计出新型的具有可配置功能的i o 接口耐压保护电路。通过分析所研 究f p g a 芯片i o 接口的工作模式以及相关的接口协议，设计出能够满足此款 f p g a 各种接口模式的耐压保护电路。 2 、为所研究的f p g a 芯片的i o 接口设计e s d 保护电路。为所研究的f p g a 芯片的i o 接口单元设计具有耐压功能，同时又可兼容多种输输出协议的e s d 保护电路。并且对e s d 保护器件采用了一些版图设计，来提高保护性能。 3 、设计新型的全芯片e s d 保护结构，使所研究的f p g a 芯片达到2 0 0 0 v ( h b m ) 的e s d 等级。在设计中考虑了i o 接口的e s d 保护能力，电源和地之 间、不同电源之间的e s d 保护能力。同时将这些结构与i o 接口的e s d 保护结 构相结合，达到全芯片的e s d 保护。 本论文的内容安排如下： 第二章将介绍所研究的f p g a 芯片的基本结构，并对其可配置i o 接口电路 的工作状态进行说明。第三章是本论文研究工作之一，通过分析i o 接口电路的 耐压保护机理，为此款f p g a 芯片设计了新型的支持多种协议的可配置耐压保 护电路。第四章是全文的重点，首先介绍静电放电的模型及其工业标准，以及 对e s d 保护器件的研究。在此基础上，针对所研究f p g a 芯片的特点设计了新 型的全芯片保护架构，该架构包括全芯片保护架构中i o 接口的e s d 保护、电 源轨线的e s d 保护以及电源间的e s d 保护结构的电路设计，同时对相关结构的 版图和布局进行了设计。对所设计的e s d 保护电路进行了e s d 测试并给出相关 的测试结果。第五章是对本论文工作的总结和展望。 2 第二章f p g a 的可配置i 0 接1 2 1 技术 第二章f p g a 的可配置i o 接口技术 第一节f p g a 整体结构介绍 f p g a 是f i e l dp r o g r a m m a b l eg a t ea r r a y 的缩写，即现场可编程逻辑阵列。 f p g a 是在c p l d ( c o m p l e xp r o g r a m m a b l el o g i cd e v i c e ) 的基础上发展起来的 新型高性能可编程逻辑器件，它一般采用s r a m 工艺，也有一些专用器件采用 f l a s h 工艺或反熔丝( a n t i f u s e ) 工艺等。f p g a 的集成度很高，其器件密度从 数万门到数千万系统门不等，可以完成极其复杂的时序与组合逻辑电路功能， 适用于高速、高密度的高端数字逻辑电路设计领域。 本文中所研究的这款f p g a 芯片主要由5 个部分组成，分别为输入输出单 元块( 1 0 b ) 、可编程逻辑块( c l b ) 、嵌入式b r a m 、可编程的布线资源和底层 嵌入功能单元( 这款f p g a 嵌入了d l l 模块) ，如图2 1 所示。 d l li o b sd l l ，l们 一 至乏 爱 c l b s 基 oo 一 d l l1 0 b sd l l 图2 1 所设计f p g a 的结构图 1 、输入输出单元块( i n p u v o u t p u tb l o c k ，i o b ) ，是芯片与外界电路的接口。 f p g a 的i o b 被设计为可编程模式，具有可以适配不同的电气标准与f o 物理特 性、可以调整输出驱动电流等功能。关于i o b 的功能和结构将在本章下面的部 分具体的说明。 2 、可编程逻辑块( c o n f i g u r a b l el o g i cb l o c k ，c l b ) 是可编程逻辑的主体， 可以根据设计灵活的改变其内部连线与配置，完成不同的逻辑功能。f p g a 是基 3 第二章f p g a 的可配置i 0 接口技术 于s r a m 的，其基本可编程逻辑单元是由查找表( l o o ku pt a b l e ，l u t ) 和寄 存器( r e g i s t e r ) 组成的。其中查找表一般完成组合逻辑功能；触发器可以配置 为带同步异步复位或置位、时钟使能的触发器( f l i pf l o p ，f f ) ，也可配置成为 锁存器( l a t c h ) ，完成时序逻辑功能。 3 、内嵌的b r a m ( b l o c k 洲) ，大大地拓展了f p g a 的应用范围和使用 灵活性。内嵌的b r a m 可以配置为单端口r a m 、双端口r a m 、c a m ( c o n t e n t a d d r e s s a b l em e m o r y ) 、f i f o ( f i r s ti nf i r s to u t ) 等常用存储结构。 4 、可编程的布线资源可以将数目庞大的c l b 和i o b 连结成各种复杂的系 统。这些布线资源被划分为不同的等级：一些是全局性的专用布线资源，用以 完成器件内部的全局时钟和全局复位置位的布线；一些长线资源，主要用于长 距离或多分支信号的传送；还有一些短线资源，用以完成基本逻辑单元之间的 逻辑互连与布线。 5 、底层嵌入功能单元的概念比较笼统，在这款芯片中嵌入了d l l ( d e l a y l o c k e dl o o p ) 的硬件电路，用以完成时钟的高精度、低抖动的倍频、分频、相 移等功能。 第二节可配置i o 接口技术 可配置的i o 接口允许不同种类的i o 接口直接连接到f p g a 芯片上。通过 提供与这些i o 接口直接互连的功能，f p g a 芯片在应用过程中减少了对外部缓 冲器的需要，从而提高了产品整体的设计性能、降低了产品开发成本，并可以 有效地缩小电路板空间。可配置的i o 接口技术使得f p g a 芯片与多种电压和信 号标准的先进器件间的高性能连接变得更加容易。 在本文中所研究的这款f p g a 芯片除了支持传统的i ，v 丌l 、l v c m o s 2 标 准外，还支持快速2 5 v 和3 3 v 存储器的线上串联收发器逻辑( s t u bs e r i e s t e r m i n a t e dl o g i c ，s s t l ) 标准、高速收发器逻辑( h i g hs p e e dt r a n s c e i v e rl o g i c ， h s t l ) 标准、完成图像应用的高级图形接口( a d v a n c e dg r a p h i cp o r t ，a g p ) 标 准、连接高速微处理器的射电收发逻辑( g u n n i n gt r a n s c e i v e rl o g i c ，g t l ) 标准、 需要特殊电路和电压参数的高速总线标准，如p c i 3 3 和p c i 6 6 ，和其它共计1 5 种接口标准协议，如表2 1 所示。 4 第二章f p g a 的可配置i o 接口技术 表2 1f p g a 芯片支持的i o 标准 i n p u tr e f e r e n c eo u t p u ts o u r c e b o a r dt e r r a i n a t i o n i os t a n d a r d5 vt o l e r a n t v o l t a g e ( v r e f )v o l t a g e ( v c c o )v o l t a g e ( v r t ) l v t t l2 - - 2 4 m an a3 3n ay e s l v c m o s 2n 久2 5n f ay e s p c i ，5 vn a3 3n 久y e s p c i ，3 3 vn k3 3n an o g t l0 8n a1 2n 0 g t l +1 0n 叭1 5n o h s t l c l a s s10 7 51 50 7 5n o h s t lc l a s s1 1 10 91 51 5n o h s t lc l a s si v0 91 51 5 n o s s t l 3c l a s s i & i i1 53 31 5n o s s t l 2c l a s si & i i1 2 52 51 2 5n o c t t1 53 31 5n 0 a g p1 3 23 3n an 0 由于可配置i o 接口需要兼容不同输入输出电压的特性，这使得可配置i o 接口必须解决耐压可靠性的问题。此款芯片提供了两种耐压保护，一种是输入 5 v 耐压模式，另一种不耐压模式。此外，当使用p c i3 3 v 模式时，会形成一个 连通接口电源v c c o 的箝位二极管。关于这部分的电路将在下一章的耐压保护电 路设计中具体说明。 同时，对于每一个i o 单元都有可选择的上拉、下拉电阻，以保证当外部没 有提供上拉或下拉电阻时，管脚不会被悬空，从而避免输入逻辑状态的错误。i o b 单元结构的示意图如图2 2 所示。 5 第二章f p g a 的可配置i o 接口技术 图2 2l o b 结构的示意图 为了满足i o 接1 2 1 标准所需要的不同v c c o 或v r r r 电压，将l o b 进行了分组， 4 条边上的l o b 被分为8 个组块( b a n k ) ，每个b a n k 内的l o b 共用这个b a n k 内的v c c o 和v r e r 电压，图2 3 显示了b a n k 分布的示意图。 图2 3l o b 分组的示意图 由于这种分组结构，每一个b a n k 中的v c 管脚都要连接到相同的电压上， 这些电压取决于正在使用的这个b a n k 的输出标准，只有当输出标准的v c c o 相 同时才可以使用。 一些输入标准，要求用户提供参考电压v r e r ，在这种情况下，一些用户i o 管脚自动的被配置为v r e f 的输入端。在一个b a n k 内，所有的v r r f 管脚是经由 6 第二章f p g a 的可配置i o 接口技术 内部电路连在一起的，这样每一个b a n k 只有一个v r e f 电压，并且这些v r e f 管 脚必须连接到外部的电压源上，以保证其正确的工作。 以上介绍了所研究f p g a 芯片的可配置i o 接口结构和所支持的输入输出 协议，表2 2 和表2 3 分别给出了所研究f p g a 芯片各个电源电压的要求以及各 种输入输出协议具体的d c 参数，这是下面对耐压结构设计和e s d 保护设计的 重要参考。 表2 2 芯片供电电源要求 s y m b o l d e s c r i p t i o n m i nm a xu n i t s v c ci n p u ts u p p l yv o l t a g er e l a t i v et og n d 2 5 5 2 5 + 5 v v c c o i n p u ts u p p l yv o l t a g er e l a t i v et og n d 1 43 6 v 表2 3 输入偷出接口的d c 参数 i n p u t o u t p u t v t lv m v o lv o h i o l i o n s t a n d a r d m l nm a x ，vl n l nm a x ，vm a xm i n ，vm am a 【t t l0 5o 82 o5 5o 42 42 42 4 l v c m o s 20 50 71 75 50 41 91 21 2 p c i ，3 3 v0 5 4 4 v c c6 0 v c cv c c o + 0 51 0 v c c o9 0 v c c o p c i ，5 0 v0 50 82 05 50 5 52 4 g t l 0 5 v r e f - 0 0 5v r e 一0 0 5 3 60 4n a 4 0n a g t l +o 5 v r e f - 0 1v r e r + 0 1 3 60 6n a3 6n f 久 h s t l io 5 v r e f - 0 1v r e 棚1 3 6o 4 v c c o 一0 4 88 h s t l i i i一0 5v r e f - 0 1 v r e o 1 3 6 0 4 v c c o - 0 4 2 48 h s t l 0 5 v r e f - 0 1v r e 棚1 3 60 4 v c c o 一0 4 4 88 s s t l 3i0 5 v r e f - 0 2v r e f + 0 2 3 6 v r e f - 0 6v r e f + 0 6 88 s s t l 3i i 0 5 v r e f - 0 2v r e r + 0 2 3 6v r e f - 0 8 v r e f + 0 8 1 6 1 6 s s t l 2 io 5 v r e r 0 2v r e f + 0 2 3 6 v r e f - 0 61v r e f + 0 6 1 7 67 6 s s t l 2 i i 0 5 v r e f - 0 2v r e f + 0 2 3 6 v r e f - 0 8 0v r e f + 0 8 0 1 5 21 5 2 c 1 v ro 5 v r e f - 0 2v r e r + 0 2 3 6 v r e f _ 0 4 v r e f + 0 4 88 a g p0 5 v r e f - 0 2v r e r - 0 2 3 6 1 0 v c c o9 0 v c c o 7 第二章f p g a 的可配置! o 接口技术 第三节f p g a 对e s d 和耐压技术的新要求 由于f p g a 芯片的可配性，使其i o 接口单元具有更多的工作状态、更复杂 的电路，从而对所研究f p g a 芯片的e s d 保护和耐压保护电路的设计提出了新 的要求： l 、可配置的i o 接口可以接受多种输入输出接口协议，这就必须使所设计 的耐压保护电路和e s d 保护电路也必须适合i o 接口的多输入输出协议和多种 工作状态。 2 、由于芯片的i o 接口具有耐压功能，相应的e s d 保护结构也要具有耐压 功能，从而加大了e s d 保护的难度。需要同时调整耐压保护和e s d 保护的结构， 实现i o 接口耐压保护和e s d 保护的功能。 3 、由于所研究f p g a 芯片中使用了多个电源，这些电源网络彼此分离，根 据不同的协议会选择不同的供电电压。这使得其电源轨线以及电源之间的e s d 保护变得更加的困难。 第四节本章小结 在这一章中介绍了所研究f p g a 芯片的基本结构，其中对其可配置i o 接口 进行了重点介绍。说明了可配置i o 的结构和工作状态，这些结构和工作状态是 下面设计耐压电路和e s d 保护电路的前提。必须彻底的了解其结构和工作状态 才能为这个可配置、兼容多协议的i o 接口电路设计出适合的耐压结构和e s d 保护结构。 8 第三章可配置i o 耐压结构设计 第三章可配置i o 耐压结构设计 第一节影响器件寿命的机理分析 3 1 1 氧化层击穿 氧化层击穿是由于氧化层上纵向电场引发的，由流经氧化层电流引起的氧 化层慢性失效【4 h 7 】。如果单位面积上的氧化层退化超过一定数值，将引起破坏性 的氧化层击穿。经验表明，如果氧化层上电场强度小于5 5 m v c m ，则器件的使 用寿命可以有效延长。一般工艺标准中氧化层耐压值约为工艺中要求供电电压 的1 2 0 。例如，在典型的0 2 5 9 i nc m o s 工艺中，2 5 v 器件的栅氧化层厚度为 5 0 a 到6 0 a ，其栅氧化层耐受的最大电压为2 7 5 v 到3 3 v ；对于3 3 v 器件的栅 氧化层厚度为6 5 a 至u8 0 a ，其栅氧化层耐受的最大电压为3 5 7 v 到4 4 v 。 3 1 2 热载流子退化 一般情况下，没有载流子具有跨越氧化层一硅界面所需的能量，因此氧化层 是几近理想的绝缘体。然而，如果在硅表面附近有强电场，那么部分由强电场 产生的热载流子具有足够的能量进入氧化层。这种机制称为热载流子注入( h o t c a r t i e ri n j e c t i o n ，h c i ) ，它可引起m o s 晶体管的严重可靠性问题瞵j 。 当m o s 晶体管工作在饱和区时，大部分漏一源电压落在了沟道狭窄的夹断 区部分，结果在该区域出现了横向电场。尽管电压升高，夹断区的宽度增加， 但这种效应不足以补偿增大的漏一源电压，因此使得横向电场强度增大。电场使 穿越夹断区的载流子加速，产生可能注入氧化层的热载流子。这使得栅氧化层 和器件性能产生退化。这种器件性能的退化也被称为热载流子退化效应。其主 要导致了m o s 晶体管阈值电压的逐渐减小，从而影响电路的正常工作。 3 1 3 结击穿 第三种影响器件寿命的机制为结击穿( j u n c t i o nb r e a k d o w n ) 。对于现代 9 第三章可配置i 0 耐压结构设计 c m o s 工艺，这种击穿发生在当电压数倍于供电电压的情况下。当反向电压高 于正常供电电压很多时，p n 结会出现轻微的雪崩击穿，这将引起较大的反向漏 电流。该机制对于那些最大电压仅为供电电压2 倍的电路来说并不是影响器件 寿命的主要因素。 第二节混合电压i 0 接口技术 3 2 1 传统i o 接口在高输入电压下的问题 图3 1 显示了一个由v d d 供电的传统i o 接口电路，它的输入缓冲器是一个 典型的反相器结构，输出驱动采用的是p u s h p u l l 输出驱动。这种结构在高电压 输入时存在着漏电与栅氧化层可靠性等问题。 i n _ p _ u _ t b u f f e r 。 2 k d 。一 _ - 一l j 6 n d 图3 1 传统i 0 接口在高电压输入时存在的问题 在传统i o 接口结构中，当i o 单元处于接收状态时，上拉p m o s 晶体管和 下拉n m o s 晶体管均处于截止态，将输出通路关断，信号由输入缓冲器接收。 但是，如果这时输入i o 单元的信号电压达到2 倍v d d 时，对于输入缓冲器中 n m o s 晶体管和p m o s 晶体管的栅极电压达到2 倍v 叻，超出了工艺允许的栅 氧化层可承受的电压，从而使得输入缓冲器存在严重的可靠性问题。对于输出 驱动中的下拉n m o s 晶体管的漏极与栅极间的电压差也超过了工艺允许的范围， 同样存在着可靠性问题。 1 0 第三章可配置i o 耐压结构设计 对于输出驱动中的上拉p m o s 晶体管存在着一个寄生的二极管，这个二极 管是由p m o s 管的漏极和n 阱组成的。当l g o 接口的输入电压达到2 倍v d d 时， 这个寄生的二极管会正偏，形成一条漏电通道；并且由于上拉p m o s 晶体管的 栅电压为v d d ，i o 输入的电压为2 倍v d d ，上拉p m o s 晶体管也将开启，从而 形成了另外一条漏电通道。这些漏电通道的存在不仅使电子系统的功耗大幅上 升，而且也有可能破坏器件。 3 2 2 利用标准工艺实现耐压技术的典型方法 图3 2 显示了一个使用低压( 薄栅氧化层) 器件来实现混合电压v o 接口电 路的结构图【9 】 【1 4 】。图中所示的级联n m o s 晶体管m n 0 和m n l 被用来限制栅氧 化层上的电压，以使栅氧化层上的电压不会超过工艺规定。因为晶体管m n 0 的 栅极被接到了v d d 上，所以晶体管m n l 的漏极最大电压为v d d v t n ( 这里v t s 是n m o s 晶体管的阈值电压) 。因此，即使输入p a d 的电压为2 倍v 肋，晶体 管m n 0 和m n l 的栅一漏、栅一源电压都保持在工艺规定以下。图中的动态n 阱 偏置电路( d y n a m i cn w e l lb i a sc i r c u i t ) 被用来避免上拉p m o s 晶体管的寄生 二极管正向偏置，动态栅偏置控制电路( d y n a m i cg a t eb i a sc o n t r o lc i r c u i t ) 在 输出时用来控制上拉p m o s 晶体管输出高电平，在输入时避免上拉p m o s 晶体 管导通，而出现漏电通道。 0 e n d o u t 图3 2 混合电压i o 接口的典型电路 对于输入部分，在传统输入缓冲器的基础上添加了晶体管m n 2 和m p l 。晶 体管m n 2 用于限制到达输入反相器栅极的输入电压，由于晶体管m n 2 的栅极 1 1 ， 第三章可配置i o 耐压结构设计 接到v d d ，所以当输入信号电压为2 倍v d d 时，输入反相器栅极最大电压约为 v d d - - v t n 。m n 2 虽然对输入缓冲器提供了保护，但是同时也降低了输入到内部 的电压，为了减小这一影响，晶体管m p l 被用来配合i n v 形成一个正反馈，加 速i n v 的导通或截止，从而达到减小功耗的目的。 第三节f p g a 可配置耐压结构的设计 在第二章中曾经对可配i o 接口的工作状态进行了介绍，在这里对这个可配 置i o 接口所需要的功能和工作状态进行一个归类，以便更好的说明所设计的耐 压保护电路。 整个的耐压保护电路一共涉及到5 种工作模式： 1 )输出模式：耐压保护电路使输出驱动可以输出数据，根据输出数据的不同， 使输出驱动输出高电平或低电平。 2 )5 v 耐压模式：使输出驱动处于高阻状态，对输出驱动的下拉n m o s 晶体管 提供耐压保护，使输出驱动的上拉p m o s 晶体管处于截止状态，不形成漏 电通道。对输入缓冲器提供耐压保护。这个模式要求在接口电压v c c o 在1 5 v 、 2 5 v 、3 3 v 下，都能提供耐压保护。 3 ) p c i 模式：使输出驱动处于高阻状态，对输出驱动的下拉n m o s 晶体管提 供耐压保护，使输出驱动的上拉p m o s 晶体管形成一个对接口电源v c c o 的 箝位二极管。对输入缓冲器提供耐压保护。 4 )输入电压高于接口电压v c c o 的模式：使输出驱动处于高阻态，不具有耐压 保护功能。但是，在输入电压高于接口电压v c c o 时，使输出驱动的上拉 p m o s 晶体管截止，不形成漏电通道。 5 )传统i o 模式：将i o 配置成类似传统i o 的形式，不具有耐压保护的功能。 3 3 1 可配置耐压电路 图3 3 显示了所设计的可配置耐压保护电路的结构图，它包括阻抗控制电路 ( i m p e d a n c ec o n t r 0 1 ) 、箝位控制电路( c l a m pc o n t r 0 1 ) 、耐压控制电路( t o l e r a n t c o n t r 0 1 ) 、参考电压生成电路( v r e f ) 、栅偏置控制电路( g a t eb i a sc o n t r 0 1 ) 、阱 偏置控制电路( w e l lb i a sc o n t r 0 1 ) 、输出驱动电路( o u t p u td r i v e r ) 、输入耐压保 1 2 第三章可配置i o 耐压结构设计 护电路( i n p u tt o l e r a n t ) 。信号o e n 是输出使能信号，d o u t 信号是i o 接e l 向 外输出的数据信号，c l a m p 信号是对接口电源v c c o 的箝位二极管的控制信号， t o l e r a n t 信号是输出驱动下拉n m o s 晶体管的耐压控制信号，v 3 3 是内部电路提 供的一个3 3 v 的辅助电压。其中，信号o e n 和d o u t 是i o 接口电路工作时 的控制信号，c l a m p 和t o l e r a n t 是可配置i o 接口的配置信号，是由配置s r a m 的值控制的。 图3 3 耐压保护电路的结构图 由于可配i o 接口的结构过于复杂，对部分单元结构进行了一定的简化，以 便更好的理解其逻辑功能。在这里对简化的部分进行一些说明。 首先，对于输出驱动模块，由于可以选择不同的驱动电流强度，输出驱动 被分为了若干组，以便独立控制。在这里，仅以其中的一组输出驱动来进行说 明，如图3 4 。输出驱动的上拉p m o s 晶体管和下拉n m o s 晶体管都采用的是 级联结构，cu p 和cd o w n 是其控制端，用以控制高阻状态和耐压保护。du p 和dd o w n 是其数据端，根据需要实现高电平或低电平的输出。需要注意的是上 拉p m o s 晶体管的阱电位不是接在v c c o 上的，而是由阱偏置电路提供的v w e l l 。 1 3 第三章可配置i o 耐压结构设计 d - u p c _ u p cd o w n dd o w n 图3 4 输出驱动的结构图 第二，阻抗控制电路实际上是由驱动强度控制模块和斜率控制模块组成的， 在这里为了说明其逻辑功能，将其简化为图3 5 的电路。只考虑o e n 和d o u t 信号对输出信号的控制。对于输出驱动中的p m o s 晶体管部分，由于输出的高 电平值是取决于接1 ：3 电源v c c o 的，这就需要将电路的电源由内部电路的核电压 v c c 过渡到接口电压v c c o 上，于是在这里加入了一个电平变换电路。 v c c o 图3 5 阻抗选择电路的简化图 d _ u p 第三，输入部分只给出了耐压保护结构，并没有输入缓冲器的结构。耐压 部分的输出信号v i n 需要在输入缓冲器中将不同协议的信号转化为内部电路需 要的c m o s 信号。 以下就是这个耐压保护电路整体的电路图，如图3 6 。并在下一部分中分别 介绍各种状态的工作原理。 1 4 第三章可配置i o 耐压结构设计 图3 6 耐压保护电路的电路图 3 3 2 可配置耐压电路的工作原理 1 、输出模式 在输出模式下，o e n 为1 ，d o u t 是需要输出的信号，这时c l a m p 的值对 电路的输出功能没有影响。 对于t o l e r a n t 信号有两种情况。当t o l e r a n t 为1 时，cd o w n 始终为高，将 晶体管m n l 4 打开。o e n 使c 3 信号为0 ，将晶体管m n l 0 开启，从而将晶体管 m p l 8 开启。这样，输出驱动的控制端开启，可以输出数据。d o u t 信号经过阻 抗控制电路输出d _ u p 和d d o w n 信号，控制输出驱动的数据端输出数据。当 d o u t 为1 时，晶体管m p l 7 开启，向p a d 输出高电平；当d o u t 为0 时，晶 1 5 第三章可配置i o 耐压结构设计 体管m n l 5 开启，向p a d 输出低电平。同时，晶体管m n l 0 将晶体管m p 2 2 开 启，将上拉p m o s 晶体管的阱电位偏置在v c c o 电位上。 当t o l e r a n t 为0 时，cd o w n 信号随d o u t 信号而变化，o e n 使c 3 信号为 0 ，将晶体管m n l 0 开启，从而将晶体管m p l 8 开启。d o u t 信号可以控制输出 驱动中的上拉p m o s 晶体管m p l 7 和下拉n m o s 晶体管m n l 4 、m n l 5 。当d o u t 为1 时，晶体管m p l 7 开启，m n l 4 和m n l 5 截止，向p a d 输出高电平；当d o u t 为0 时，晶体管m n l 4 和m n l 5 开启，向p a d 输出低电平。同样，晶体管m n l 0 将晶体管m p 2 2 开启，将上拉p m o s 晶体管的阱电位偏置在v c c o 电位上。 图3 7 和图3 8 分别显示了输出模式下，t o l e r a n t 为1 和o 时电路的状态图。 d o u t 图3 7t o l e r a n t = - 1 时，输出模式的状态图 图3 8t o l e r a n t = 0 时，输出模式的状态图 1 6 第三章可配置i o 耐压结构设计 2 、输入5 v 耐压模式 在输入5 v 耐压模式下，输出使能o e n 为0 ，耐压控制信号t o l e r a n t 为1 ， 箝位控制信号c l a m p 为0 ，输出数据d o u t 无效。o e n 经过阻抗选择电路将输 出驱动的du p 和dd o w n 端分别置为v c c o 和o 电平。这样，可以关闭输出驱 动下压n m o s 晶体管，而上拉p m o s 晶体管需要栅偏置控制电