（测试计量技术及仪器专业论文）数字系统测试平台及被测系统的研究.pdf

数字系统测试平台及被测系统的研究 摘要 电子技术、计算机技术和网络技术的高速发展及其在电子测量技术与仪器中 的应用，使新的测试理论、方法、领域以及新的仪器结构不断出现。虚拟仪器已 经成为了当今测试技术与仪器技术发展的一个重要方向，并且得到了广泛的应 用。在以计算机为核心的硬件平台上，通过软件编程设计来实现仪器的测试功能， 使得虚拟仪器在经济性、灵活性、扩展性和可维护性等方面都具有独特的优势。 目前国内高校的数字电路实验对于数据的输入和输出观测大多采用数字逻辑实 验箱和示波器来完成，使对于澈励数据的输入和响应数据的处理和显示受到了一 定的限制，本文所设计的基于虚拟仪器的数字系统测试平台和相应的被测试系统 使得这一问题得到了很好的解决。在计算机普及率比较高的高等院校，这种测试 仪器对教学和科研都有重要的使用价值。 本文的课题以虚拟仪器技术为基础，以开发和完成高校基础数字电路实验为 基本设计目标设计了数字系统j 9 1 1 5 试平台和相应的被测试系统。数字系统溺试平台 主要包括逻辑分析仪和简易数字信号发生器两部分。被测试系统包括数字钟测试 系统和数字电路基础实验测试板。系统中的逻辑控制、时钟的计数分频以及信号 锁存等电路采用c p l d 来实现，提高了系统的集成度和可扩展性。 本文从系统总体设计出发，对系统各个组成部分从方案、原理、实现过程等 方面进行了详细的论述。 关键词：虚拟仪器数字系统测试平台逻辑分析仪 数字信号发生器被测试系统 c p l d 数字系统测试平台及被测系统的研究 a b s t r a c t t h eh i g hs p e e dd e v e l o p m e n to ft h ee l e c t r o n i ct e c h n o l o g y , t h ec o m p n t e r t e c h n o l o g ya n dt h en e t w o r kt e c h n o l o g ya l o n gw i t ht h ea p p l i c a t i o no ft h a ti nt h e f i e l do fe l e c t r o n i cm e a s u r e m e n ta n di n s t r t t m e n th a sb r o u g h tt h en e wt h e o r y , n e w m e t h o d ，n e wf i e l da n dn e ws t r u c t u r eo f t h ei n s t m m e n tt oc e a s e l e s sa p p e a r a n c e t h e r e s e a r c ho ft h ev i r t u a li n s t r u m e n t ( v i ) h a sb e c o m eo n eo ft h ei m p o r t a n ta s p e c to f t h ed e v e l o p m e n to fm e a s u r e m e ma n di n s t r u m e n tt e c h n o l o g yn o w a d a y s o nt h e h a r d w a r ep l o tw i mt h ec o r em a k eu po f t h ec o m p u t e r , w ec a l lr e a l i z et h ef u n c t i o no f i n s t r u m e n tb yp r o g r a m ，w h i c hm a k et h ev i r t u a li n s t r u m e n th a si t s p a r t i c u l a r a d v a n t a g ei na s p e c to f e c o n o m y , a g i l i w , e n l a r g e ra n dm a i n t e n a n c ee t c t h ed i g i t a le x p e r i m e n ti nt h ei n t e m a lu n i v e r s i t yi su s e dt ob e i n gd o n ew i 也 t h ei n s t r u m e n ts u c ha s1 0 9 i cb o x ，o s c i l l o g r a p he t c ，w h i c hb r i n gt h el i m i tt ot h ei n p u t ， t h ed i s p o s e ra n dd i s p l a yo fd a t a t h ea u t h o ro ft h et h e s i sd e s i g nad i g i t a ls y s t e m m e a s l l r e m e n tp l o tb a s e d0 nv ia n dc o m p n t e ra n dc a ns o m et h i sq u e s t i o nv e r yw e l l f o rt h eu n i v e r s i t i e sp r o v i d e dw i t ha b u n d a n c er e s o u r c eo fc o m p u t e r , t h ei n s t r u m e n t s a r ev e r yu s e f u lt ot e a c h i n ga n dr e s e a r c h b a s e do nt h ev i ，t h ed i g i t a ls y s t e mm e a s l l r e m e n tp l o ta n dt e s t i n gs y s t e m a i ma t d e v e l o p i n gd i g i t a le x p e r i m e n t sb yn e wm o d e l s t h ed i g i t a ls y s t e m m e a s u r e m e n tp l o ti n c l u d e st w om a i np a r t s ，s u c ha sl o g i ca n a l y z e r , s i m p l e s i g n a lg e n e r a t o r t h et e s t i n gs y s t e mh a st w op a r t so ft h ec l o c kt e s t i n gs y s t e m a n dt e s t i n gb o a r do fb a s i cd i g i t a lc i r c u i t t h el o g i cc o n t r o lu n i t ，c o u n t e rc i r c u i t ， s i g n a l sl o c kc i r c u i to ft h i ss y s t e ma r er e a l i z e db yc p l d ，w h i c hi m p r o v e dt h e i n t e g r a t e dd e n s i t ya n de n l a r g e rg r e a t l y t h i sp a p e rd i s c u s s e dt h es y s t e ms c h e m e ，p f i n c i p l ea n dp r o c e s so ft h e r e a l i z a t i o ni nd e t a i l k e yw o r d s ：v id i g i t a ls y s t e mm e a s u r e m e n tp l o t ，l o g i ca n a l y z e r ，s i m p l e s i g n a lg e n e r a t o r ，b e i n gt e s t e ds y s t e m ，c p l d i i 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取碍的研 究成果。据我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他 人已经发表或撰写过的研究成果，也不包含为获得电子科技大学或其它教育机构 的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均 已在论文中作了明确的说明并表示谢意。 躲4 笃l 瞧幽年；月。日 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘， 允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全 部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描 等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后应遵守此规定) 签名：婵导师签名：二缉 日期：m f 年；月5e t 数字系统测试平台及被测系统的研究 第一章绪论 仪器仪表是人们在探索自然规律和认识客观物质世界以及进行工业化生产 时必须的工具和物质手段。随着信息时代和知识经济时代的来临，仪器仪表已经 成为了推动信息社会和知识经济发展的技术保障。测试仪器不仅是检验和计量的 标准，也是系统测试和分析的工具。测试技术是一个涉及多个学科领域的综合性 技术，对测试技术的研究也越来越受到各行各业的重视。 2 0 世纪5 0 年代初，数字技术的出现使仪器仪表技术取得重大突破，各种数 字仪器把模拟仪器的精度、分辨率与测量速度提高了几个量级，为测试自动化打 下了基础。计算机的引入使测量技术取得重大进展，从用单个仪器转变成用测量 系统进行测量。可由计算机作为控制器，可以通过系统软件实现仪器控制和数据 处理。任何仪器的组成都包括“信号采集与控制、信号分析与处理、结果的表达 与输出”三部分。将仪器的控制、分析、处理、显示等功能在计算机上完成，则 构成了虚拟仪器。测试技术的提高，使现代高等院校的基础课实验室对测试仪器 也有了新的要求。 1 1 本论文的研究意义 数字电路实验是高校基础课实验体系中的重要环节。数字系统信号的特征 决定了对检测的基本要求，包括跟踪与分析状态数据流、设置观察参考点( 触发 字) 等等。目前高校数字电路实验大多采用数字逻辑实验箱和双踪示波器进行， 由于不能按设定数据提供连续的多路输入信号，也不便观测多通道信号及信号间 的时序关系，难于满足越来越复杂的数字系统实验。设计一个数字电路实验系统 来解决这一问题正是本论文的研究意义。 1 2 本论文内容概述 本论文主要介绍数字系统测试平台及被测系统的软、硬件设计。该测试平台 与被测系统一起通过e p p ( e n h a n c e dp a r a l l e lp o r t ) 增强型并行口与微型计算机 相连而构成一个微机数字实验系统。图1 - 1 是该系统的总体结构框图。 数字系统测试平台及被测系统的研究 图i - i 总体结构框图 此系统共包括4 个模块，数字信号源、逻辑分析仪、时钟系统以及被测试 系统。通过计算机控制各个模块独立或相互间的工作，完成数据的输入输出，存 储，处理及显示等。 数字系统测试平台主要包括数字信号发生器和逻辑分析仪。数字信号发生 器可以将已预置好的数据按选定时钟频率连续、多路的输出，可以为被测系统提 供具有一定时序的多路输入信号。逻辑分析仪有多路输入通道、多种触发方式、 具有记忆能力及负延迟能力、有灵活而直观的的显示方式，可以满足当前数字系 统实验对测试的要求。 另外与数字系统测试平台配套开发的两套被测系统，包括数字钟系统、数 字电路基础实验系统，既能进行基本的数字电路实验又可以将几个实验模块组合 后进行综合性实验。被测系统通过6 2 芯插座与测试平台相连，将计算机发出的 控制信号通过e p p 口到6 2 芯插座可以选择实验内容，实验内容包括数字钟实验、 计数器实验、分频器实验、编码译码显示实验、数据选择与分配实验、移位寄存 器实验、全加器和比较器实验等等。 信号发生器通过6 2 芯插座为被测电路提供输入数据，输出数据也通过6 2 2 数字系统测试平台及被测系统的研究 芯插座送入逻辑分析仪进行分析与显示。 时钟系统为数字信号源和逻辑分析仪提供所需时钟，也可直接提供给被测系 统作为时钟信号且时钟频率可选。 在本论文中我主要完成的工作有： 1 、整个平台的硬件电路设计 2 、虚拟仪器面板和驱动程序的设计 3 、可选择数字电路实验板的电路设计 1 3 应用的软硬件技术简介 l 、虚拟仪器 学生实际动手能力的培养需要有一定规模的实验室设施。高等工科院校的实 验室离不开电子仪器。传统的教学实验室需配置大量的基础测量仪器，如示波器、 信号源、万用表等。而随羞科学技术的飞速发展，需要更多的高中档新型测试仪 器，对测试仪器的功能和性能要求也越来越高。而许多中高档仪器还主要依靠进 口且价格昂贵，很难让大多数高校大批量为实验室配置。虚拟仪器的信价比高可 以很好的解决这个矛盾。目前我国也已有部分院校的实验室引入了虚拟仪器系 统，这表明虚拟仪器在教学实验中的优势正逐步为高校所认识，虚拟仪器实验室 必将在今后的高校实验室建设中发挥重要的作用。所以本论文设计的数字信号源 及逻辑分析仪采用虚拟仪器技术实现，应用l a b w i n d o w s c v i 做为应用环境软件 的开发平台，通过e p pi z l ( 增强型并行口) 传送数据和控制信号，是基于e p p 接口的虚拟仪器。 2 、可编程逻辑器件 本测试平台上逻辑分析仪和数字信号源中的控制电路以及插板的控制电路 都在m u x + p l u si i 软件平台上开发，由c p l d 器件实现，设计更加灵活。e d a 技术 中的系统仿真提高了系统设计的效率。利用计算机对系统进行方案设计和功能划 分，关键电路用一片c p l d 来实现，使系统具有体积小，功耗低，高性能，高可 靠性的优点。 3 、e p p 口 e p p 协议是一种与标准并行e l 兼容且能完成双向数据传输的协议。该协议为 用户提供了更强大的功能和更灵活的设计手段。本实验平台就是基于e p p 接口的 虚拟仪器，利用计算机e p p 增强型并行接口传送数据和控制信号，可以充分利用 计算机软硬件资源。 数字系统测试平台及被测系统的研究 第二章逻辑分析仪 逻辑分析仪1 是数据域测试和分析中的一种典型仪器。数据域是以包括离散 的时间在内的事件为自变量，以状态空间的数据流为因变量的研究领域。在现代 的数字电路和系统中对其“数据”信息的测试技术就称之为数据域测试分析技术， 也称逻辑测试。逻辑分析仪它可用于定时分析又可用于状态分析，是数字系统开 发研制、生产调试、检验维修等的重要工具，在对数字系统的检测方面，与示波 器相比具有许多优点，可以同时测量多路数字信号，并显示出信号的逻辑状态， 逻辑分析仪还可显示获取的各种形式的逻辑信号。包括八进制数字、十六进制数 字等。逻辑分析仪对数字电路和系统进行故障侦查、定位和诊断十分方便。本章 是讨论逻辑分析仪的原理及实现方法，其硬件电路包括：数据获取电路、时钟选 择电路、触发识别电路、触发控制电路和数据存储电路等。 2 1 主要技术指标 1 、输入通道数：1 6 2 、输入信号频率：最高为4 0 m i z 3 、输入信号电平：1 u r l 4 、输入方式：采样或锁存 5 、采集存储器深度：3 2 k 6 、最高采集频率：4 0 m ( 异步) 7 、最小可检测毛刺脉宽：2 5 n s 8 、采样速率：5 m - i z l o m h z 2 a 她z 4 0 娅2 9 、产生触发的方式：字触发、外触发、手动触发、时钟触发、时钟延迟触 发、事件触发、事件延迟触发 1 0 、显示方式： 状态表显示 定时图显示 l l 、数据采集方式： 同步采样方式 异步采样方式 数字系统测试平台及被测系统的研究 1 2 、分析方式： 状态分析 时序分析 2 2 逻辑分析仪的基本结构及原理 逻辑分析仪是用来分析数字系统逻辑关系的一种仪器。图2 2 - 1 为传统的逻 辑分析仪的基本结构框图2 1 。 图2 2 - 1 逻辑分析仪的基本组成框图 可见，逻辑分析仪主要由数据获取和数据显示两大部分组成。数据捕获部分 用来捕获并存储要观察的数据。由以下几个部分组成 ( 1 ) 数据输入：将各通道的数据形成相应数据流 ( 2 ) 触发产生：根据数据捕获方式，在数据流中搜索特定的数据字，当搜索 到数据字时就产生触发信号 ( 3 ) 数据存储：控制数据存储器开始存储有效数据或停止存储数据，以便将 数据流进行分块 数据显示部分则将存储在存储器里的有效数据以多种显示方式显示出来，以 便对捕获的数据进行分析。整个系统的运行都是在外时钟( 同步) 或内时钟( 异 步) 的作用下实现的。 逻辑分析仪按其工作特点，可分为逻辑状态分析仪( l o g i cs t a t ea n a l y z e r ) 和逻辑定时分析仪( l o g i ct i m i n ga n a l y z e r ) 。二者的主要区别在于显示方式和 定时方式不同。 逻辑状态分析仪”。主要用于监测数字系统的工作程序。并用“0 ”或“1 ”来 数字系统；耍4 试平台及被铡系统的研究 显示被测的逻辑状态，显示直观，便于对系统进行功能分析。其状态数据的采集 是在被测系统的时钟下实现的。即逻辑状态分析与棱测系统是同步工作的。其特 点为： 1 、采样时钟来自于被铡系统，即外时钟。 2 、为有效跳变保证可靠获取数据建立时间、保持时间是关键指标。 3 、最小时钟脉冲宽度是同步采样的一个指标。 4 、乡 时钟源的选择原则是在采样时钟有效跳变时，被采集的数据必须同时 处于有效稳定状态。最好是选择与主时钟有同步关系的时钟。 5 、采样时钟频率只要满足被测系统要求即可。 6 、只要建立时间、傈j 寺时间满足指标要求，同步采样误差可以为零。 逻辑定时分析仪利用图形显示各种信号的逻辑电平值，便于分析信号间的逻 辑关系和时序。此外，利用逻辑定时分析仪的毛刺触发和显示功能，容易检铡毛 刺的产生和影响。逻辑定时分析仪与示波器用同样的方式显示信息，水平轴代表 时间，而垂直轴代表电压幅度。它可以显示各通道的逻辑波形，特别是各通道波 形之间的时序关系。其特点为 1 、为了能显示这种时序关系，在逻辑定时分析仪中提供采样时钟，即所谓 的内时钟，来控制数据的采集。通常用于采集的内时钟频率应为被测时钟 频率的5 - 0 倍。时钟频率越高，分辨率越好。 2 、定时分析显示的波形，不是被测信号真实波形，只有“o 、1 ”电平的伪 波形，但它可以真实的反映被= ；贝4 信号的时序关系。 3 、可以准确的测量各信号问的相对时间关系，绝对时间和信号时延。因此， 逻辑定时分析仪与被测系统是异步工作的，主要用于系统的硬件测试。 本论文中数字系统测试平台上的逻辑分析仪是由完成数据获取与存储 龆分的硬件通过e p p 日与微计算机相连两组成的的一种虚拟逻辑分析仪。其具有 有模拟真实仪器的图形化搡作面板，对数据的处理、分析和显示均由计算机软件 完成。本设计中逻辑分析仪的输入信号为二进制信号，所以没有设计逻辑探头和 门限设定。图2 ，2 2 是本论文设计的逻辑分析仪结构框图。 被测数据送入输入缓冲器，输入方式选择采样方式或锁定方式来采集数据， 选择触发方式后，产生相应的触发信号，数嚣存储器完成对数据进行存储，数据 由e p p 口送入计算机，计算机通过e p p 口发出控制信号，各部分在控制电路作用 下协调工作。 数字系统测试平台及被测系统的研究 图2 2 2 虚拟逻辑分析仪的结构框图 下面将分别介绍框图中各部分的工作原理。 2 。3 数据捕获电路 将被测信号进行取样并存入存储器的过程称为数据的捕获。数据的捕获电路 包括：输入采集电路、触发电路、存储电路。 1 、数据的输入 由输入缓冲器得到被测数据后，数据的输入方式一般有以下两种：取样方式 和锁定方式。 取样方式是指在取样时钟的跳变沿上获取数据。所以取样输出不仅取决于被 测波形而且还取决于取样脉冲到来的时刻。 锁定方式用来捕捉出现在两个取样脉冲之间的毛刺。在锁定方式下，逻辑分 析仪内的锁定电路，能把一个很窄的毛刺展宽，并能用一个与取样时钟周期相同 的宽度显示毛刺，便于测试人员观察分析。 毛刺是一种在一个采样时钟周期内两次通过门限电平的窄脉冲，毛刺产生的 原因很多，有由i c 性能变化引入，接地不良、接地点不合理、接插件接触不良 数字系统测试平台及被测系统的研究 引入，信号失配，不完善的p c b 设计，不完善设计、时序搭配不当，电源性能不 佳，电磁兼容性设计不周，信号交扰等原因引入。 本设计中的输入方式选择电路 4 完成了两种方式的选择及功能实现，其原理 如图2 3 - 1 图2 3 - 1 获取数据输入方式简图 图中c l 控制信号用来控制输入方式的选择。 当c i = o 时，为取样方式。此时两个与非门关闭，二级串联的d 触发器仅在 采样时钟的控制下输入数据，而对采样时钟之间出现的毛刺不予理采。数据i n o 由2 d 触发器的q 2 端输出，再写入到高速读写存储器。q 2 输出电平不反映在取 样时钟之间的毛刺。 当c 1 = 1 时，为锁定方式。毛刺脉冲的检测过程如图2 。3 - 2 。 锁定方式下，不仅由采样时钟同步锁存输入数据信号，而且把采样时钟之间 存在的毛刺也锁存起来，因而此电路可以检测毛刺。如图，当c 1 = 1 时，与非门 1 和与非门2 总会使1 d 触发器处于复位或置位状态。起始时刻若输出d 0 为低电 平，当输入信号i n o 为高电平时，1 d 触发器置位q i = i ，此时2 d = q 1 = 1 直到c p 上升 沿出现时才被钟控，使2 d 触发器的q 2 端输出高电平。一旦输入端i n o 出现低电 平时，1 d 触发器复位，q i = o ，此时2 d = o i = o 状态被锁存，直到c p 上升沿出现时 才被钟控，2 d 触发器的q 2 端输出低电平。一旦在数据通道出现毛刺脉冲发生在 时钟的两跳变上升沿之间，先由2 d 触发器锁定，然后在毛刺脉冲出现后的时钟 沿边时才被钟控输出，其宽度为一个取样时钟周期。 数字系统测试平台及被测系统的研究 c r i 膏0 l r l t l i 1 通 堪l b n r nn 厂1 门几。厂 厂 门 r i 厂 厂 厂 厂 厂 厂 r 厂 厂 厂 r 厂 厂一 r 汤厂讶 图2 ，3 - 2 锁定方式检测脉冲时序图 逻辑分析仪只有在定时分析时对毛刺检测才有意义。状态分析时无法检测到 两相邻时钟闯的干扰波形。 2 、数据的采集 数据采集是把时钟跳变沿时的输入信号二进制状态采集下来。采集数据有两 种方式： 同步采样方式是指采用被测系统时钟( 即外时钟) ，采样与被测系统同步工 作。 异步采样方式是指采用内部时钟( 该时钟与被测系统无关) ，采样与被测系 统异步工作。 在数据采集部分，同步采样方式是实现状态分析的关键，异步采样方式是实 现时序分析的关键 ， 本测试平台的时钟系统可同时提供测试时钟( 供被测系统用) ，采样时钟( 逻 辑分析仪用) ，信号源时钟( 供数字信号发生器用) ，可以根据不同的采样方式和 分析方式选择不同或相同的时钟。 3 、触发电路 触发是指由一个数据字、字或事件的序列来控制获取数据，选择观察系统工 作情况的窗口，是被观察数据中的一个参考点。窗1 3 大小由r a m 容量决定。这个 窗口中的全部数据叫做一个跟踪。触发决定了跟踪在数据流中的位置。 数字系统在运行时，连续不断地产生数据流。由于数据存储器容量以及显示 器显示窗口的限制，不可能同时存储和显示出所有的数据流。因此我们将数据流 分成段，并有选择地采集、存储和显示数据。因此，显示好比是一个有一定大小 的窗口，只观察在窗口中的数据流的情况。数据段的分界点可用某一个窗口数据 数字系统测试平台及被测系统的研究 字来表征，当被选定的数据字在某一时刻出现时，就产生一次触发事件，用来启 动或结束跟踪。 ，r 7 本逻辑分析仪产生触发的方式有“。：字触发、外触发、时钟触发、时钟延迟 触发、手动触发、事件触发、事件延迟触发。 字触发：用于触发的的数据字称为触发字，触发字可以是多位逻辑组合。输 入数据与设置的触发字进行比较，相同则产生触发。 时钟延迟触发：当定时器的计数值达到设置的实际值时产生触发动作。其计 数对象是时钟。例如字时钟延迟，即字触发信号产生后经过 一定的采样时钟后才开始或终止存储有效数据。 事件延迟触发：按照设计的计数值，对每次触发事件( 如字触发信号 进 行计数，达到计数终值时，即在触发事件达到计数值后产生 触发，r a m 开始存储。此中触发功能可用于循环程序的分 析。 外触发：触发信号可以是来源于外部的其它任何设备。如各种仪器、控制设 备或计算机等。 手动触发：利用手动产生触发信号，可以在任何时候由人工产生一个触发。 在测量时，可通过手动触发随时显示测量数据。 逻辑定时分析仪通常采用触发字触发，在实际选择时，触发字的各位均可设 定，也可只选择设定其中部分。字触发识别电路输出字触发信号。 r 1 图2 3 3 是1 6 通道字触发识别电路原理图“。 数字系统测试平台及被测系统的研究 d 1 6 0 1 6 d l t 卅7 p6 字触发信号 图2 3 - 3 字触发识别电路原理图 图中s 和p 是字控制码，可根据需要设定。经捕获电路得到的1 6 个输入数 据d o d 1 5 和两个限定通道输入d 1 6 、d 1 7 一起作为输入数据，每一个输入通道的 触发识别电路输出端均接在1 8 输入或门的一个输入口，两个限定通道的触发识 别电路输出端z 1 6 和z 1 7 也接在1 8 输入或门的输入口，这样就构成了整个系统 的触发识别电路。可以通过对s 和p 赋值，事先设定一个1 6 位的触发字，每一 位可以设置为“1 、0 、任意( x ) ”。其中s 1 6 和s 1 7 两位是字触发限定字，提供 的字触发限定条件。 下面以通道0 为例说明字识别电路的工作原理。 s 0 和p o 是字控制码，d 0 是通道输入数据。表2 3 一l 是触发识别电路的真 值表。 表2 3 - 1 触发识别电路的真值表 s o p 0d o 输出结果备注 0o x o 10 o0 识别电路输出为 01 。电平，则输入数 ll 据符合设置字 o1 1 l 10 x ：表示输入数据为任意数 由表2 3 - 2 可得控制码与通道输入数据的关系。 表2 3 2 控制码与设定触发字的关系表 加一州一矗一妁一科一巧一西一玎一埔一玛一m一州一m一粥一m一啪一mm 数字系统测试平台及被测系统的研究 控制码 s 0p 0 设定触发字 ；) x 0 1 x ：表示输入数据为任意数 由以上两表可见，当输入数据流中与设定的触发字相同，并满足限定条件时， 产生低电平有效的字触发脉冲信号。本逻辑分析仪的触发字识别电路中附加的两 个限定条件，可以由操作者自行设定，与检测到触发字后的输出信号相或后共同 产生字触发信号，因此增加了选择触发脉冲的灵活性。 本设计通过一个时钟延迟计数器，一个事件延迟计数器和一个触发信号选择 器的电路完成了对触发方式的选择。延迟计数器的计数值可在操作面板上自行设 定。通过不同方式产生的触发信号是数据存储的参考点，可以作为停止数据采集 或启动数据采集的信号也可以是与被分析数据有定关系的某一参考点。 4 、数据的存储 触发点在存储器中的位置叫触发位置。如图2 3 4 所示 蹙点 图2 3 - 4 触发位置示意图 a 、b 、c 为数据窗口，触发位置有三种典型情况： a 以触发点为起点的一组数据 b 触发点在数据窗口的中间 c 以触发点为终点的一组数据 数字系统测试平台及被溺系统的研究 不同触发位置的工作过程为： a 是识别触发后立即开始存储数据，直至存储器满，也叫始端触发。 c 为判断存储器已存满新数据后，才开始在数据流中搜索触发字，识别出触 发字后便停止存储，也叫终端触发。 b 是与前两种触发配合的延迟触发。 延迟触发可以方便的设置存储嚣窗口，以便观测不同的数据流。例如，延迟 触发与终端触发配合镬用，以触发字为参考点，若选择小于存储容量的延迟数， 就可以实现存储器的中间触发。这时存储器可存入触发前的和触发后的部分数 据。若选择大于存储器容量的延迟数，这时存储器内的数据不包括触发字。 数据的存储控制源来自触发产生。 在本设计中采用了计数器及其控制电路完成存储器窗口的选择。此项功能的 原理如图2 3 5 昶图2 ，3 6 图2 3 - 5 数据存储控制原理图 数字系统测试平台及被测系统的研究 乜1 图2 3 6 存储器与控制部分连接图 瓣黼紫 以数据写入存储器为例说明原理如下： ( 】) 先由计算机通过数据线给计数器l 置数为n 1 ，再由计算机给计数 器2 置数为n 2 。 ( 2 ) c 2 是数据写有效( ：w r i t e 有效) 时产生的控制信号，c 2 作为控 制电路的启动信号，低电平有效。c 2 = 0 时，1 d 触发器输出q 1 = 1 ， q 1 接存储器的丽，此时存储器读被禁止。同时q 1 与系统时钟相 与非后接存储器的丽，则在系统时钟的上升沿到来时存储器写 一次数据。设置计数器1 的减计数端( d o w n ) 与存储器的w e 相接， 计数器计满n 1 个数据后( 即存储器写n 1 个数据) ，输出 一个进位信号b o ( 一个时钟周期的低电平) 。 ( 3 ) 将风做为2 d 触发器的时钟信号，其上升沿使q 2 = 1 ，当触发电路 产生触发信号( 低电平有效) 后，3 d 触发器产生q 3 = 1 ，此时系 统时钟取反后接入计数器2 的减计数端( d o w n ) ，计数器计n 2 个数( 即存储器写n 2 个数据) 后，会输出一个进位信号丽( 一 个时钟周期的低电平) 。 ( 4 ) 此丽使所有d 触发器清零，q i = o ，存储器的写被禁止，则存储 结束。同时q i = o 使存储器读使能，等待数据被读出。 控制电路产生r a m 存储启停的控制信号，触发点是被观察数据流中的一个参 考点，n l 为触发前存的数据数，n 2 为触发后存的数据数。如果n 1 和n 2 都设置 为存储容量的一半，则触发点在窗口的正中间。如设置n i = o ，则触发信号为启 动存储的信号。如设置n 2 = o ，则触发信号为停止存储的信号。 数据存储控制时序图如图2 3 7 所示 1 4 数字系统测试平台及被测系统的研究 1 n 1 刊k 一n 2 爿 系挂时钟几几n 几几几n n n n n 几几n n n n n n 几n n n 几几 。2 q l 广 敷譬填存暑# 出使管 厂 眦z s e 师端 几几几几几几nnn 几nn 几几n 几nn nnn 厂 计螽暑t 曲- 叫铺 几f 1 几f l f l f 几几f 几几九几几f 几几f 兀几f 1 厂一 计獗署l 曲面端 广一 口2 厂j 。 - 黄信号 厂 叼厂 豫靴加峨 几几几几n 几几几n n 厂 计柏2 帅端 厂 蹙嚣帕措霉蔫 计辍蓦国语霉希 厂一 广一 厂 图2 3 7 数据存储控制时序图 本逻辑分析仪中的数据存储器选用i s s i 系列的i s 6 l c 2 5 6 。 i s 6 1 c 2 5 6 是一秘超高速、低功耗、3 2 k , 8 的s r a 地吸收了p m o s 工艺积n m o s 工艺的优点，以环路技术来保证其可靠的工作速度。 由于本逻辑分析仪最多可同时采样或输出1 6 个通道的数据，所以需要两片 i s 6 1 c 2 5 6 芯片。通过地址计数器控制存储器的存储空间。数据写入存储器时， 1 6 路被分析的数据由两片8 位锁存器锁存，锁存器时钟选用系统时钟，6 1 c 2 5 6 的髓端此时为系统时钟与“1 ”相与非的输出端，即系统时钟的上升沿到来时呱 有效。由于存储器的存储空间是连续的，最后一个存储空间地址的下一个地址是 地址0 ，所以数据总是在连续的存储器地址上被存储。其工作原理如下： 若要存储触发前的n 1 个数和触发后的n 2 个数，先使地址计数器初值为n l ， 当陋有效时，每存入一个数，贝豫址计数器从n l 的地址上减i ，触发信号前的 n 1 个数连续写入存储器的由n 1 到0 个地址中。如果设n i + n 2 = 存储空间，若设总 的存储器容量为s ，当计数器2 计数时，地址计数器连续减n 2 个数，则数据将 存储在触发时的地址后的连续n 2 个地址空间所指的存储空间上，见图2 3 - 8 。 数字系统测试平台及被测系统的研究 地址0 0 0 0 h 图2 3 - 8 存储空间指示图 5 、数据建立和保持时间副 、 最小建立时间和保持时间是逻辑分析仪在同步方式工作时，涉及数据获取 的另外两个重要参数。 数据建立时间t 。：在采样时钟有效跳变之前，数据必须提前建立并稳定出 现在存储器输入端的最小时间。 数据保持时间t 。：在采样时钟有效跳变之后，数据必须保持稳定的最小时 间。 如图2 3 - - 9 所示； p 最小脉宽一 厂- 数据信号 ii ；： ：厂丁 lli 同步时钟刊t 。h j 卜s 啼t h 州 图2 3 - 9 数据建立时间和保持时间 数据的存储是时钟跳变时实现的。因此，时钟沿到来之前，数据流就应出 现在存储器的输入端，并保持一段时间。在时钟跳变时，数据可以稳定可靠的存 数字系统测试平台及被测系统的研究 入逻辑分析仪的存储器。由于存储器输入端的寄生电容等因素的影响，就要求逻 辑分析仪有一个合适的数据建立时间t 。和数据保持时间t x 。逻辑分析仪能够正 确检测数字系统的必要条件是它的数据保持时间为零，可采用延迟网络使仪器本 身对外的数据保持时间为零。 逻辑分析仪的输入数据与采样时钟之间的关系必须满足数据建立时间t 。和 数据保持时间t 、的要求，否则将不能正确取数。要求满足f m a x ( 1 t 。+ t h 。 数据建立时间t 。和数据保持时间t t 是与工作速度有关的指标： 最小可检测的脉冲宽度= t 。+ t t 逻辑分析仪采样的极限频率= i t 。+ t 。 2 。4 数据的输出、显示及其它 数据写入存储器后，6 1 c 2 5 6 存储器的o 一端为低电平，为数据输出作准备。 当读数据有效并且输出数据缓冲器打开时，可以通过对地址计数器加计数，从存 储器中读出数据。需注意的是，如果n i + n 2 恰好等于存储器容量，则会将数据按 照先入先出的顺序依次读出。数据通过输出数据缓冲器输出至计算机的数据口， 由计算机通过软件对数据进行处理及显示。 本逻辑分析仪具有状态表显示和定时图显示两种显示方式“1 。一个四位二 进制同步计数器的输出如图2 3 - 1 0 所示。状态表显示是用字符组成不同形式的 表格和一次显示多个数据字的显示方式，可以用二进制、十进制、十六进制显示 逻辑状态。定时图显示是将每个通道所采集的信息在屏幕上显示成一行伪方 波，即只表征信号是高电平还是低电平。定时图显示方式可以很方便的同时观察 多路输出信号的时序关系。显示部分由软件完成。 牧盎五汞 v ln m m 且n 且j 1 卫且1 j 1 j j u u v u l j v u u 、 2r t 1 j _ 1 j 1 j r l ，1 j r l ，1 j 1 _ 广 a 厂乙广l 厂l 一t j _ _ l 厂 j l j “l 厂一 5 ，1 一 8 7 8 9 10 1i l2 l3 1 i5 l6 图2 3 1 0 两种显示方式 i 7 定对墨象 数字系统测试平台及被测系统的研究 本逻辑分析仪的各部分使能信号由锁存器及译码器产生。由计算机通过 e p p 口的数据线以及读写信号提供译码器的地址信号、使能信号和锁存器的使能 信号。 2 。5 时钟产生及选择电路 逻辑状态分析仪需要使用自己的时钟，在内时钟沿上采集数据，与被测系 统异步工作。逻辑状态分析仪则需要与被测电路同步的时钟即外时钟。本逻辑分 析仪的时钟选择电路可以提供外时钟e x t c l k 、外时钟的反向时钟n e x t c l k 、内 时钟。内时钟产生电路采用晶振提供的时钟，再由分频器分频后得到所需的内时 钟。如图2 5 1 所示。 图2 5 - l时钟产生电路 其中内时钟频率有1 6 种，分别为4 0 m ，2 0 m ，i o m ，5 m ，2 5 m ，1 2 5 m ，6 2 5 k ， 3 1 2 5 k ，1 5 6 2 5 k ，7 8 1 2 5 k ，3 9 0 6 2 5 k ，1 9 5 3 1 2 5 k ，9 7 6 5 6 2 5 k ，4 8 8 2 8 1 2 5 k ，2 4 4 k ， 1 2 2 k 。以相同的方法获得外时钟和外时钟的反相时钟，再由时钟选择电路根据 需要进行选择。 时钟选择电路通过数据选择器实现。如图2 5 - 2 所示。其时钟输出在电路内 部由控制信号0 c 3 、0 c 2 、o c l 、o c l 、o c o 和0 c s 8 、0 c 8 7 提供选择。操作时可直 接在面板上设定对时钟的选择。 数字系统测试平台及被测系统的研究 m u 1 6 c l k l 3 ；d a t a l 5 c l k l 至d 雠a 1 4 c l k l l i d 甜e 1 3 c l k l 0 ：d a t a l 2 c l k 9 ；d a t 剞t c l k 8j d a t a l 0 c l k 7 ；d a t a 9 c l k 6 ；d a t a 8 c l k 5 ；d 稚a 7 c l k 4 ；d a t a 6 c l k 31 d a t a 5 c l k 2i d 毹8 4 c l k l1 d 融a 3 c l k 0 ：d a t a 2 2 0 md a t 8 1 4 0 m ；d 耐8 0 r e s u t t i m u x 3 ； 。e“t一-clknext c l k d 剿a t a lp r e s 毒u n 塑s t e m c l k n - c l k li y i：d 猷a 0 |1； 图2 , 5 2 时钟选择电路 b 91 i ! 【1 ：- 9 j 2 6 本设计中的定时分析仪和状态分析仪参数分析 定时分析仪： 最高工作频率是逻辑定时分析仪的重要指标，本逻辑分析仪中异步时钟 f m a x = 4 0 m h z 。工作频率越高，时间分辨力就越高。但由于存储器容量的限制，频 率过高将只能跟踪很窄时间范围内的数据。所以在实际使用时，选择多高的工作 频率与测量内容有关。例如，在进行数字系统的功能测量时，不需要很高的采样 频率。而参数测量则要求较高的采样分辨率。采样分辨率为一个采样时钟周期， 如选用4 0 m i l z 时钟，则采样分辨率为2 5 n s 。一般取采样频率为被测系统工作频率 的5 一i o 倍。 由于实际输入信号的信号边沿不可能为零，这对时间分辨力和测量误差均有 影响。另外，各通道的时延不同也会降低测量精度。测量误差由基本测量误差 t p 和通道间时差t 决定( t p = l 采样时钟频率) 。 本逻辑定时分析仪通过在每一输入通道上加毛刺检测电路，可具有毛刺检测 的功能。定时分析仪以方波形式显示 状态分析仪： 逻辑状态分析仪的数据输入只有采样方式，无毛刺检测功能。 数字系统测试平台及被测系统的研究 数据建立时间t 。和数据保持时间t 。是逻辑状态分析仪进行同步检测特有的 性能指标。本逻辑分析仪的数据保持时间t 。= o 。逻辑状态分析仪最小可检测的脉 冲宽度= t 。+ t h ，且f m a x = i t 。十t h 。 外时钟的恰当选择是使用逻辑状态分析仪的重点之一。其选择原则为：在所 选采样时钟的跳变沿上，被监测的所有信号都应该处于有效状态。 2 q 数字系统测试平台及被测系统的研究 第三章简易数字信号发生器 数字信号发生器可产生数据图形和宽度均可编程的并行和串行数据，也可产 生一个预选规定的数据流。数字信号发生器提供了数字系统在功能测试和参数 9 1 | l 试中的输入激励信号。本测试系统中设计了一个简易的数字信号发生器，可给被 测试的数字系统提供连续、高速的输入数据，而被测数字系统的响应可用逻辑分 析仪来检测。 3 1 数字信号发生器的主要技术指标： 1 、通道数：最多可提供1 6 路输出通道 2 、最大数据速率：6 4 0 删h ： 3 、存储深度：每个通道的存储深度为8 k 。 4 、外部时钟链力：一个外部时钟输入选择。 5 、接口：通过计算机的e p p 口来与之连接。 数字信号发生器的通道数是描述澳4 试能力的一个重要指标。数字信号发生器 的最大数据速率表示可产生数据的最高速率。数据速率即每秒钟传输数据的比特 数。存储深度是表征数字信号发生器存储数据位的大小。 3 2 数字信号发生器的结构 本数字信号发生器主要由取样时钟、地址发生器、内存单元、程控接口等几 部分组成。将外部计算机产生的多路信号图形存入波形存储器。由计算机控制产 生激励信号输出。其结构如图3 2 - i 所示引： 数字系统测试平台及被测系统的研究 熟据输出 图3 2 1 数字信号发生器的原理框图 3 3 数据的存储脚 数据存储器是产生数据的核心部件，它在初始化期间就为每个通道写入了数 据。 本设计选用的