（微电子学与固体电子学专业论文）fpga中基于dll的时钟网络的设计.pdf

摘要 摘要 锁相电路作为f p g a 时钟分布网络的重要组成部分，对整个芯片的及其系统 的工作性能的好坏起着十分重要的作用，尤其是高速应用环境下。 本文研究了锁相环的基本结构与系统构架及其性能优劣。以数字延迟锁相环 为基础，并采用数模混合技术，实现了带电源控制的数字延迟锁相环。在数字延 迟锁相环设计中，先整体讲述电路的整体构架的设计，然后详细阐述了基本模块 的实现方法与原理。同时基于降低功耗的考虑，电路中引入s h u t d o w n 电源控制 技术，一方面降低d l l 的工作电压，另一方面也使d l l 在不工作处于停机状态时， 极大地降低功耗。 本论文所研究的延时锁相环芯片是f p g a 芯片中的一部分，主要负责其中高 性能的时钟分布实现，它是在0 2 5 微米的c m o s 标准工艺下实现的。该d l l 的 工作时钟的输入范围为2 5 m h z 到2 0 0 m h z ，与它类产品相比具有更高的精度、更低 的功耗和达到了较高的性能指标。 关键词：数字延迟锁相环延迟线边沿捕捉电路关断 a b s t r a c t a b s t r a c t a sam a i np a r to ft h ec l o c kd i s t r i b u t i o nn e t w o r ki nt h ef p g 八t h ep h a s e - l o c k e d c i r c u i tp l a y sn i li m p o r t a n tr o l ei nt h ep e r f o r m a n c eo ft h ew h o l ec h i pa n ds y s t e m ， e s p e c i a l l yi nt h eh i g hs p e e da p p l i c a t i o nr i d & i nt h i st h e s i st h eb a s i ca r c h i t e c t u r ea n dt h ep e r f o r m a n c ee v a l u a t i o no f p h a s e - l o c k e d l o o pa r ep r e s e n t e d b a s e do nd i g i t a ld e l a y - l o c k e dl o o p ，t h em i xs i g n a lt e c h n i q u ei su s e d t oi m p l e m e n tt h ed i g i t a ld e l a yl o c k e dl o o pw i t ht h er e s o u r c ec o n t r o lt e c h n i q u e d u r i n g t h ed e s i g no fd e l a y - l o c k e dl o o p ，t h ef r a m eo ft h ew h o l ec i r c u i ti si n t r o d u c e da n dt h e n t h ep r i n c i p l e sa n di m p l e m e n t a t i o no ft h eb a s i cm o d u l e sa r ep r e s e n t e d b a s e do nt h e c o n s i d e r a t i o no fr e d u c i n gp o w e rc o n s u m p t i o n ，t h es h u t - d o w np o w e rs u p p l yc o n t r o l t e c h n i q u ei su s e d i tc o n s u m e sl e s sp o w e ri nt h el o wv o l t a g es t a t ew h e nd l lw o r k s h o w e v e rt h ep o w e rs u p p l yo ft h ed l lw i l lb es h u td o w nw h i l ei td o e sn o tw o r k , s ot h i s a p p r o a c hr e d u c e st h ep o w e rc o n s u m p t i o ng r e a t l y t h ed l ld e s i g n e di nt h et h e s i sa sap a r to ft h ef p g ac h i p ，a c h i e v e st h ec l o c k d i s t r i b u t i o n 研也l l i g hp e r f o r m a n c e ，w h i c hi s f a b r i c a t e di n0 2 5 u r nc m o sn o r m a l p r o c e s s i nt h i sd i g i t a ld l lt h ei n p u tc l o c kc a nb ea d j u s t e db e t w e e n2 5 m h za n d 2 0 0 m h z c o m p a r e dw i t ht h ec o u n t e r p a r td e s i g n s ，t h ep r o p o s e dd i g i t a ld l l h a st h e a d v a n t a g e so fh i g hp r e c i s i o na n dl o wp o w e rc o n s u m p t i o nw i t hh i g hp e r f o r m a n c e s k e yw o r d s ：d i g i t a ld e l a y - l o c k e dl o o pd e l a yl i n ee d g e - c a t c hc i r c u i ts h u t - d o w n 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：套杉 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 本人签名：盗垒j 导师签名：一三手土0 之上l 日期迹： ! 丛 日期型业垂： 主圭夕 第一章绪论 第一章绪论 1 1 论文的背景 本课题来源于深圳某i c 设计公司的f p g a 项目，其中此公司负责该芯片的全部 设计与验证。本文的研究即为该芯片时钟网络中的一部分，数字延时锁相环电路 ( d l l ) 的实现。由于此f p g a 的密度高和规模大，因此片内时钟分配的质量变 得尤为重要。而传统的时钟树法不再能够满足芯片要求，这就需要新的时钟管理 方法。在现代的时钟管理方面主要是基于p l l 技术和d l l 技术，由于数字d l l 具有功耗小、灵敏性高、可移植性好、不累计相位误差，所以本项目采用数字延 时锁相环来实现其时钟的管理。 有关锁相技术最早的论述是1 9 3 2 年贝尔赛什提出的，当时是为了解决同步检 波如何得到本地振荡信号的问题。七十年代以来，随着集成电路技术的发展，锁 相环电路逐渐变成了一个成本低、使用简便的多功能组件，这就为锁相技术的广 泛应用提供了条件。现在，锁相技术被普遍应用在f s k 解调、频率合成、电视机 彩色负载波提取、f m 立体声解码等无线电技术的各个领域。 随着s o c 技术、口核技术的发展，锁相技术作为一个基本的a s i c 宏在无线通 讯和微处理器电路中充当时钟电路的应用更加广泛，这方面的研究也不断深入。 一方面，在原有p l l 结构中提出很多全新的、性能优越的单元模块电路，主要体现 在鉴频鉴相器、压控振荡器的设计上；另一方面，锁相技术也不仅限于早期的p l l 的简单结构，像d l l ( d e l a yl o c k e dl o o p ) ，m d l l ( m i x e d - m o d ed e l a yl a c k e dl o o p ) 、 s m d ( s y n c h r o n o u sm i r r o rd e l a y ) 等技术也不断涌现【l j 。 延迟锁定环( d e l a yl o c k e dl o o p ) 技术是在p l l ( p h a s el o c k e dl o o p ) 技术上改进 得到的。它继承了p l l 电路的锁相技术，但去掉了p l l 电路内的振荡器部分，取而 代之的是一根延迟量可控的延迟线【2 】。进一步对p l l 电路和d l l 电路进行改进，使 用数字单元代替其中的模拟器件就得到了全数字p l l 电路【3 】和全数字d l l 电路【4 1 。 大多数时钟产生电路都是基于锁相环电路设计的。但是，随着延迟锁定环d l l 技术的逐渐成熟，基于d l l 电路的时钟生成器已得到越来越多的应用。基于d l l 的时钟产生电路没有得到广泛应用的一个重要原因是它的低频到高频时钟转换电 路( f r e q u e n c ym u l t i p l i e r - f m ) 部分设计比较困难。目前业界所使用的f m 电路大都无 法达到5 以上的倍频系数，有些倍频系数较高的电路结构又无法保证输出高频时 钟的占空比。目前，基于d l l 的时钟产生电路中，可控延迟线大都采用模拟电路 2 f p g a 中基于d l l 的时钟网络的设计 实现的。其中使用到了电荷泵电路、低通滤波器和压控电阻等模拟电路结构。这 不仅给电路设计和芯片生产带来很大的困难，而且也限制了电路的可重用性。 1 2 研究的意义和存在的问题 目的：采用数字d l l 技术来管理f p g a 芯片中时钟网络，实现时钟的零延， 降低时钟偏斜( s k e w ) ，同时还对时钟进行锁相，倍频，分频，移相等一系列功能。 意义：在先进的f p g a 领域，基本上被国外大公司所占据，国内基本上是一 片空白，如何实现在这个领域的巨大突破，对国家以及集成产业化发展的道路都 具有很大的重要意义。 面对强大的内需，国家建设的需要，以及国民经济的发展，我们更应该去研 究学习，去实现在这一领域的突破，不能总是受制于国外。 在锁相环技术方面，国内有一定的技术积累，但是可编程的数字延迟锁相环 的设计在国内研究相对较少的，尤其是低功耗的数字延迟锁相环。因此本项目具 有相当重要的价值。 1 3 国内外研究进展 一、 国外现状 如今国外最新的f p g a 已经发展到上亿门电路的规模，工作速度可以到上g 赫兹，它内部拥有着大量的可编程资源以及又集成了大量的软核和硬核，能够方 便的提供用户使用。在同一个芯片的实现方案中，在设计可达到的规模、所用的 时间、实现的功能以及成本控制上，f p g a 开始向a s i c 提出了挑战。然而f p g a 能够发展到如此大的规模以及如此的强势，无不与其不断发展的工艺技术以及先 进的时钟管理方式联系在一起。f p g a 产业中的两大霸主：a l t e r a 和x i l i n x 在f p g a 芯片中都专门集成了多个时钟管理模块，用于处理芯片高速运用时各种复杂的时 钟、延迟等问题 5 】【6 1 。 二、国内现状 虽然f p g a 在市场中强大的竞争力，广泛的应用前景，可是可编程器件方面 的产品和关键技术都被国外所垄断。国内除了少数公司和院校如复旦大学微电子 对f p g a 内部的部分结构进行了研究与探索外，基本上是一片空白。现在才刚开 始起步，正在努力实现这个领域的突破与长足发展，在技术与水平上与国外的差 距是不言而喻。但与以往相比，国内现在有了比较先进的工艺技术与世界级的代 工厂，为自己设计实现f p g a 提供了必要的工艺条件与技术支持。 三、可编程器件的发展趋势 第一章绪论 3 先进的a s i c 生产工艺已经被用于f p g a 的生产，越来越丰富的处理器内核被嵌 入到高端的f p g a 芯片中，基于f p g a 的开发成为一项系统级的设计工程1 7 。随着半 导体制造工艺的不断提高，f p g a 的集成度将不断提高，制造成本将不断降低。 由于它灵活适用，可以与a s i c 结合提升功能，所以它将成为实现系统集成的一种 重要途径。 ( 1 ) 大容量、低电压、低功耗f p g a 大容量f p g a 是市场发展的焦点。f p g a 产业中的两大霸主：a l t e r a 和x i l i n x 在 超大容量f p g a 上展开了激烈的竞争。2 0 0 7 年a l t e r a 推出了6 5 r i m 工艺的s t r a t i x m 系 列芯片，容量为6 7 2 0 0 个逻辑单元，x i l i n x 推出的6 5 n m t 艺的v i t e x i v 系列芯片，容 量为3 3 7 9 2 个s l i c e s 。采用深亚微米( d s m ) 的半导体工艺后，器件在性能提高的同时， 价格也在逐步降低。由于便携式应用产品的发展，对f p g a 的低电压、低功耗的 要求日益迫切。因此无论那个厂家、哪种类型的产品，都在瞄准这个方向而努力。 ( 2 ) 系统级高密度f p g a 随着生产规模的提高，产品应用成本的下降，f p g a 的应用已经不是过去仅仅 适用于系统接口部件的现场集成，而是将它灵活地应用于系统级( 包括其核心功能 芯片) 设计之中。在这样的背景下，国际主要f p g a 厂家在系统级高密度f p g a 的 技术发展上，主要强调了两个方面：f p g a 的i p ( i n t e l l e c t u a lp r o p e r t y ，知识产权) 硬核和口软核。当前具有i p 内核的系统级f p g a 的开发主要体现在两个方面：一方 面是f p g a 厂商将口硬核( 指完成版图设计的功能单元模块) 嵌n 至w j f p g a 器件中； 另一方面是大力扩充优化的i p 软核( 指利用h d l 语言设计并经过综合验证的功能单 元模块) 。用户可以直接利用这些预定义的、经过测试和验证的口核资源，有效地 完成复杂的片上系统设计。 ( 3 ) f p g a 和a s i c 出现相互融合 虽然标准逻辑a s i c 芯片尺寸小、功能强、功耗低，但其设计复杂，并且有批 量要求。f p g a 价格较低廉，能现场进行编程，但体积大、能力有限，而且功耗比 a s i c 大。正因如此，f p g a 和a s i c 正在互相融合，取长补短。随着一些a s i c f l ；l j 造 商提供具有可编程逻辑的标准单元，f p g a 制造商重新对标准逻辑单元发生兴趣。 ( 4 ) 动态可重构f p g a 动态可重构f p g a 【g 】是指在一定条件下芯片不仅具有系统重新配置电路功能的 特性，而且还具有系统动态重构电路逻辑的能力。对于数字时序逻辑系统，动态 可重构f p g a 的意义在于其时序逻辑的发生不是通过调用芯片内不同区域、不同逻 辑资源来组合而成，而是通过对f p g a 进行局部的或全局的芯片逻辑的动态重构 而实现的。动态可重构f p g a 在器件编程结构上具有专门的特征，其内部逻辑块和 内部连线的改变，可以通过读取不同的s r a m 中的数据来直接实现这样的逻辑重 构，时间往往在纳秒级，有助于实现f p g a 系统逻辑功能的动态重构。 4 f p g a 中基于d l l 的时钟网络的设计 ( 5 ) e d a i 具的提升 e d a i 具正朝着越来越人性化的设计，越来越高的优化水平，越来越快的仿 真速度，越来越高的仿真精度以及完备的分析验证手段的方向前进【9 1 。 1 4 本论文主要的工作 本论文主要完成的工作： 1 系统的了解f p g a 的构架，研究延迟锁相环电路的原理，包括p l l 电路、 d l l 电路、全数字p l l 电路以及全数字d l l 电路等；并对它们系统的稳定性与不同 点进行分析：在进一步理解d l l 原理的基础上，深刻理解时钟网络的分布。 c l k b a d d r b # ：o 】 d i b # ：0 1 图2 - 6 双端口可配置r a m 根据用户的需要和应用需求，它可以被配置成如表2 2 所示几种形式的s r a m ： 表2 2s e a m 可配置的形式 2 2 5 布线资源 宽度深度地址总线数据总线 14 0 9 6 a d d r 11 ：0 】d a t a 0 】 22 0 4 8 a d d r 1 0 ：0 】d a t a 1 ：0 】 41 0 2 4 a d d r 9 ：0 d a t a 3 ：0 85 1 2 a d d r 8 ：0 】d a t a 7 ：0 1 6 2 5 6 a d d r 7 ：0 d a t a 1 5 ：0 f p g a 之所以可以实现强大的功能，除了可编程的阵列外，更主要是它可以提 供丰富灵活的布线资源【l6 】以满足用户资源和性能上的需求。这其中对算法有很高 的要求，要求软件能够实现较高的布通率。 布线资源分为：可编程开关矩阵、长线、短线、中长线、专用时钟布线、i o 布线、全局布线等不限资源。其中短线分为横向长线和纵向长线，它是实现相邻 布线矩阵之间的连接；中长线分为横向中长线和纵向中长线，它实现中间间隔两 个矩阵单元的连接；长线分为横向长线和纵向长线，长线跨越整个芯片，实现每 相隔六个矩阵单元之间的连接。 1 2 f p g a 中基于d l l 的时钟网络的设计 2 2 6 锁相电路 f p g a 芯片规模比较大，时钟分布网络广泛，从而导致时钟路径上有着很大的 延时，这对芯片的高速运用产生了很大的挑战。为了满足高速度的要求，以及对 时钟的质量的较高要求，使用常用的时钟树已经不能不满足时钟分布的要求，因 此就需要特定的锁相电路来对时钟进行锁定，从而消除其时钟延迟和降低时钟 s k e w 。其中锁相锁相环还具有分频、倍频、以及时钟移相的功能以满足电路各种 需要，降低对外部电路的依赖性，提高电路的系统集成【1 7 】。在系统中，锁相电路 可以直接驱动全局时钟分布网络，它监视输入时钟和分布网络中的时钟，自动调 整时钟，使它们的时钟沿到来一致，从而起到消除传播延时的作用。锁相电路可 以采用模拟锁相环也可以采用数字延时锁相环。其中电路中锁相环电路可以向用 户提供2 倍频和各种类型的分频时钟，如1 5 、2 、2 5 、3 、4 、5 、6 、1 2 等分频以 及不同相位的时钟信号。 2 3 本章小结 本章主要介绍了f p g a 的基本概念与其相关的应用，并对f p g a 的基本构架和 组成部分进行了讲解说明，最后分析了各组成模块的基本功能与原理，强调了锁 相电路在高性能f p g a 中的重要作用。 第三章锁相环和延迟锁相环的基本原理 第三章锁相环和延迟锁相环的基本原理 本章首先讲述锁相环的基本原理，然后基于线性化模型对其数学上的稳定性 和噪声分析，对各个组成模块的功能和结构以及锁相环的一些性能参数进行阐述。 3 1 锁相环的基本原理 3 1 1 锁相环的结构 锁相环一般由四个部分组成，即鉴相器( p h a s ed e t e c o r ) 、环路滤波器、压控 振荡器c o ) 和频率除法器( f r e q u e n c yd i v i d e r ) 【1 8 】【1 9 1 。如图3 1 所示： 图3 - 1 锁相环的一般结构 鉴相器：用来比较p l l 的输出相位和输入相位的，其平均输出电压为一个与两 个输入时钟的相位差成线性比例的直流电压。鉴相器分为数字鉴相器和模拟鉴相 器两类。 低通滤波器：在实际的电路中，鉴相器的输出不仅包括所希望的直流分量还 包括不希望的高频分量，而振荡器的控制电压在稳态时必须保持恒定，所以必须 采用一个低通滤波器来滤除其中的高频分量，即在鉴相器和v c o 振荡器之间插入 一个低通滤波器来抑制高频成分，把直流分量送到振荡器。 压控振荡器：它是一个电压频率变换电路。在p l l 中作为振荡器，其振荡频 率随输入控制电压线性地变化，这是锁相环的核心。 在图3 1 的结构图中，压控振荡器v c o 的输出频率e 。被除法器除n 后得到 ，接着被送入鉴相器与参考频率进行比较，然后鉴相器输出一个信号， 其幅度与和之间的频差成正比关系。该信号经过环路滤波器滤去其高频成 1 4 f p g a 中基于d l l 的时钟网络的设计 分后作为v c o 的控制电压输入v c o 。这样，在环路锁定的情况下，鉴相器的两个 输入信号和的频率应该相等，其相位差应保持为一常数。锁相环的输出频 率可用下式表示： f o u t = w ( 3 1 ) 如果v c o 的输出频率由于某种原因升高了，和之间的相位差将减小， 鉴相器的输出电压下降，这样v c o 就被调整到一个较低的频率，直到环路重新锁 定。 在锁相环系统中，鉴相器的作用就是其鉴别两个输入信号的相位差，并将此 相位差的信息转换为电压信号。假设相位差为中，鉴相器的输出电压为， 鉴相器的增益为k 州，则理想鉴相器的与西之间满足如下的比例关系： v p d = k p d ( 3 - 2 ) 鉴相器的输出包含直流分量和高频分量，为了得到的直流分量，即一 个稳定的v c o 控制电压，需要用一个低通滤波器对其输出电压进行滤波，这个功 能由环路滤波器来完成。因此环路滤波器决定了锁相环传递函数的带宽、衰减因 子等参数。环路滤波器可以是有源或者无源滤波器。 压控振荡器的输出频率f o u t 受环路滤波器的输出电压的控制，设该电压为 ，则有： w 删r = w 。+ k 啪 ( 3 3 ) 其中和k v c o 分别是v c o 的中心频率和增益。需要注意的是这里w 口和都是 指角频率，即w o = 2 n f 0 ，w 。埘= 2 n f o 埘。它的单位为 r a d v ”s 】呗0 v c o 的输出信号的 相位可表示为： 训= l ( w o = k 啪以1 d ) d t ( 3 - 4 ) 只有当环路达到锁定后，锁相环系统的输出时钟才可以用作稳定的时钟信号 源，因此必须对锁定有比较明确的定义。环路锁定的定义是： 牟一冬= o ( 3 - 5 ) d td t 其中删是振荡器输出信号的相位，加是锁相坏输入时钟的信号相位。当两者 之差不随时间变化时，环路锁定。也就是说振荡器输出信号和锁相环输入参考时 钟的频率完全相等，相位差为恒定常数时环路锁定。 压控振荡器定义：压控振荡器( v c o ) 是指振荡器的输出频率为输入电压的一 第三章锁相环和延迟锁相环的基本原理 个线性函数，即有： w o 甜= w o + k ( 3 6 ) 其中w 2 一嵋为频率可以达到的范围，称为“调节范围”。 v c o 的基本原理：为了把电压转换为频率，经常用一个电容在一定的电流下 进行充电、放电。而这个电流值与外加电压成正比，当电容电压降到低于阈值电 压时对电容进行充电，而当电容电压上升到高于阈值电压时开始放电，这就构成 了v c o 的简单工作原理。 v c o 重要的性能参数 1 中心频率：是指v c o 可调节的频率范围的中心频率值。根据中心频率的大 小可分为低频v c o 、中频v c o 、高频v c o ，这些都是由使用环境决定的。在现代 c m o s i 艺中，v c o 的工作频率可高达1 0 g h z 以上。 2 调节范围：是指v c o 可调节的频率范围，即是要保证在极端的工艺条件和 温度变化下c m o s 振荡器的中心频率可达到的范围。 3 灵敏度：是指输出频率随输入电压变化的灵敏度。要使v c o 正常工作，则 必须满足 k 肋昔昔( 3 - 7 ) 对于给定的调节范围，k 肋随电源电压的下降而上升，使振荡器对控制线上 的噪声更敏感。 4 调节线性度：指输出频率与输入电压之间的比较的线性度。线性度反映了 k 脚在整个调节范围内的变化程度，变化越少，则线性度越高。实际的振荡器特 性通常在范围的中部是高增益区，而在两端是低增益区。对于给定的调节范围， 非线性在一些区域导致更高的灵敏度。 5 输出振幅：输出振幅的大小反映了振荡器对噪声的敏感程度，振幅越大， 则越不易受噪声干涉。振幅的增加可以通过牺牲功耗、电源电压甚至调节范围得 到。 6 功耗：与其它模拟电路一样，振荡器也受速度、功耗、和噪声之间折中的 限制。 7 电源与共模抑制：振荡器对电源及噪声很敏感，所以必须仔细考虑电源抑 制与共模抑制。 3 1 2 锁相环的线性模型 实际上，锁相环是一个非线性的系统，然而当锁相环处于锁定状态时，可以把它 1 6 f p g a 中基于d l l 的时钟网络的设计 看成时一个近似线性的系统，这样就可以应用一些线性系统分析工具如m a t l a b 等来 分析并计算其中的一些环路参数，这样有助于更好地设计锁相环系统。 图3 2 为一锁相环的线性模型： 图3 - 2 镄利土个明线彤模型 其中： 吲沪竿 ( 3 - 8 ) v ( f ) = k 肋p 阿( f ) 一讲，( f ) j ( 3 9 ) v c o 的频率是由其压控电压决定的，其输出频率与其中心频率的差值可表示 为a w - - w o u t w o = k 呦屹0 ) ，由于频率可看成相位的导数，故v c o 的工作可 以描述为： 鲁= k v c o v c g ) 绎i 寸柿普轴斯蛮换可得： 删，g ) = i , & c o v c ( s ) s 用一个反馈型环路来表示图3 2 ，则可得到图3 3 ： ( 3 1 1 ) 第三章锁相环和延迟锁相环的基本原理 图3 3 锁相环反馈系统 根据图3 3 ，则可得锁相环未经过除法器的开环增益为： g b ) = 丝丝：g 丝尘2 ：茎塑 s 经过除法器的开环增益为： 嘶1 _ 鱼：坠尘2 ：鱼 n s 整个锁相环的闭环增益为： ( 3 1 2 ) ( 3 1 3 ) g h ( 刮= 未鬟一 协 3 1 3 电荷泵锁相环 1 7 上节中所提的锁相环使用的非常广泛，但是由于结构中存在的一些缺点使它 无法在要求比较高的场合应用。从上式( 3 1 4 ) 中可以看出p l l 锁相环的环路带宽 和环路增益成正比，阻尼因子和系统稳定时的相位误差的大小和环路增益成反比， 这样就在确定环路增益大小的时候存在以下矛盾：环路增益大，环路带宽较大， 环路的响应速度较快，相位误差也较小，但此时阻尼因子较小，系统的稳定性欠 佳；而当环路增益较小时，阻尼因子较大，系统比较稳定，但是此时带宽较小， 相位误差也较大。此外，由于环路的捕捉范围和环路带宽是同一数量级，也就是 说在之一和之间的相位差小于环路带宽时，p l l 才能锁定。这样就给p l l 环路 带宽的设计造成了一定的问题。 上述简单锁相环被广泛早期实现，但其缺点却常阻止它在高性能集成电路中 的使用，它除了需要在阻尼系数，：阼与相位误差之间进行折衷外，它还有一个 重要的缺点，就是有限的获取范围。当锁相环电路开始工作时，假定其振荡器的 工作频率远离输入频率，也就是锁相环处于未锁定的状态。 只有当峨和国n 之间 f p g a 中基于d l l 的时钟网络的设计 的差比( - o l p f 略小时，环路才锁定。因此现代的p l l 采用了一种称为“辅助捕获”的方 法来改善捕获问题，其思想是先通过鉴相器比较输入频率劬和输出频率，并驱 使c o n 接近劬，在两频率相位较小时鉴相器才开始工作，从而获得锁定。通常使用 电荷泵锁相环来实现这种电路。它可以把捕捉范围提高到v c o 的频率调节范围。 电荷泵锁相环就是使用鉴相鉴频器替代了普通的锁相环中的鉴相器以实现宽 范围内的信号锁定。它的基本结构框图如图2 4 所示： 图3 - 4 电荷泵锁相环结构 1 鉴相鉴频器 鉴相鉴频器是针对周期信号而设计的。它们整合到一个电路中即实现鉴频又 实现鉴相的功能。如图3 5 就是一个简单p f d 的工作原理图。 a b 仡纯 p f d a 厂 厂 厂 厂 b 厂 厂 厂 厂 q a 0000 q b q a q b ( a ) 相位( b ) 频军 图3 5 鉴相鉴频器的工作原理图 图3 5 中存在三个状态，并且响应两个输入的上升沿( 或下降沿) 。在初始状态 下，社q a = q b = 0 ，a 的上升沿使q a = i ，q b = 0 ，直到b 的上升沿时，q a 变为0 。对 于b 的输入情况与之相似。 图3 5 ( a ) 所示的两个输入频率相等，但是a 相位领先于b ，q a 不断产生宽度 与缈一成正比的脉冲，而q b 输出保持为零。图3 5 ( b ) 所示的是a 的频率高于b 的频率，所以q a 有脉冲输出而q b 没有。根据对称性，如果a 相位滞后于b 或a 的 频率比b 的小，那么q b 有脉冲输出而q a 没有。因此q a 和q b 的直流成分提供了 第三章锁相环和延迟锁相环的基本原理 1 9 一 吼一p 口或c o 一的相关信息。 2 电荷泵 在锁相环中，通常在p f d 和环路滤波器之间插入一个电荷泵电路( c p , c h a r g e p u m p ) 。所谓电荷泵一般是由两个带开关的电流源：上拉电流源1 1 和下拉电流源1 2 组成，并且它们的额定值相等。根据两个逻辑输入信号来决定电荷的移动方向( 把 电荷泵入环路滤波器或将电荷从环路滤波器中泵出) 。图3 6 就是一个p f d 驱动的电 荷泵，用来驱动一个电容。 图3 - 6 鉴相器和电荷泵电路 该电路有三个状态： 1 、q a = q b = 0 ，开关s 1 和s 2 都断开，v o 保持不变。 2 、q a = i ，q b = 0 ，1 1 对c p 充电。 3 、q a = 0 ，q b = i ，c p 通过1 2 放电。 因此如果a 超前b ，贝, i j q a 连续产生脉冲，v 0 不断升高。 3 电荷泵锁相环结构 利用图3 6 电路结构实现的电荷泵锁相环如图3 7 所示。其工作原理是利用电 荷泵中鉴相鉴频电路，在织和q 相差较大时，p f d 和电荷泵改变控制电压，使吃 逼近q 当输入和输出的频率足够近时，p f d 就当鉴相器，进行相位锁定。当相位 差降到零并且电荷泵保持相对空闲时，环路就锁定了。 f p g a 中基于d l l 的时钟网络的设计 图3 7 简单的电荷泵锁相环电路 如上所述，只要输入和输出的相位差不为零，就会导致c p 上的电荷不断积累。 当电荷泵锁相环锁定时，为一个定值，所以输入相位差必须精确地等于零。这 与简单锁相环特性不同，简单锁相环有一定的相位差，且大小是输出频率的函数。 4 电荷泵锁相环的动态特性 严格的说，电荷泵锁相环系统不是线性的，但可以用一个斜坡来近似输出波 形，使和( p 之间成线形关系，所以电荷泵锁相环可近似为一个线性模型，如右 图所示 系统的开环传输函数为 o o ? 、i pk v c o 面( s ) = j 2 7 z c p s _ 3 - 1 5 ) 则其开环增益在原点处存在两个极点，系统不稳定，其闭环传输函数为 耶，= 篙芝 协 表示该系统有两个极点，其值为 = + j 4 i p k v c o ( 2 n c p ) ( 3 - 1 7 ) 为了使系统稳定，需要采用方法在环路在增益中引入一个零点使增益交点处 的相移小于1 8 0 度，从而使系统更加稳定。常用的方法采用r c 串联模式产生一个 零点，这改变了环路的性能，但是也有缺点，它严重的干扰了v c o ，损坏输出相 位。因此需要仔细设计，折衷考虑。 第三章锁相环和延迟锁相环的基本原理 3 2 延迟锁相环原理 延迟锁相环d l l 的结构与p l l 相似，只是用压控延迟线v c d l ( v o l t a g ec o n t r o l d e l a yl i n e ) 代替了压控振荡器。 压控延迟线是由一系列电压控制的延迟可变单元串联而成的开路链，输出信 号是输入信号的延迟d ，把压控延迟线的输入和输出送入鉴相器中进行比较，通 过锁相环使两者之相差锁定在一个周期( 同相比较) 或半个周期( 倒相比较) 每 个延迟单元的延迟时间就为t n 或t 2 n ，其中n 为延迟的级数。 对于v c o 来说，它的输出频率和控制电压成正比，频率是相位的积分，因此 传输函数有一个极点k 脚肛。而对于v c d l ，它的输出相位与控制电压成正比， 传输函数是一个常数k 呦：。对于一阶环路滤波器，d l l 系统传输函数为一阶方程， 相对于p l l - 阶系统来说( 通常还要加一个旁路滤波器这就形成一个实际的三阶系 统) ，关于增益、带宽、系统稳定性考虑将更加容易。因此d l l 常用来生成稳定的 延迟或者多相位的时钟信号。 3 2 1 延迟锁相环的基本原理 延迟锁定环( d l l ) 的基本原理是，调节延迟线的延迟时间，使d l l 的输出时 钟( d l l c l l 【) 相位与参考时钟( r e f c l k ) 一致。图1 示意了d l l 的主要思想。在没有 进入d l l 电路处理之前，d l l c l k 的相位落后于r e f e l k ；经过d l l 电路处理以后，d l l c l k 的相位被推后了m t d 个时间单位，从而r e f o l k 和d l l c l k 的相位差被消除，两信号的上 升沿同时到达。 r e f o l k d l l c l k 。z _ m t d 3 2 2 延迟锁相环的基本结构 图3 7d l l 的主要思想 f p g a 中基于d l l 的时钟网络的设计 ( ( b ) 图3 - 8 ( a ) 数模混合d l l 结构；( b ) 纯数字d l l 结构 图3 8 表示了传统的数模混合d l l 和纯数字d l l 的结构。数模混合d l l 主 要由鉴相器、电荷泵、低通滤波器和压控延迟线( v c d l ) 构成。其中，鉴相器可以 监测目标时钟和参考时钟的相位差，并将结果送入电荷泵；电荷泵的输出电压与 相位差成正比，并经过低通滤波器滤去高次谐波以后，获得控制延迟线的电压； 压控延迟线由一系列延迟时间可变的延迟单元串联组成。假设压控延迟线的控制 电压为，延迟时间为死眦，则和死眦成正比关系。 纯数字d l l 的结构见图3 8 ( b ) ，与图3 - 8 ( a ) 相比，它用双向计数器代替了电荷 泵，用相位选择器和延迟线共同组成了新的延迟结构，结构中省去了低通滤波器。 其中，延迟线由一系列延迟时间固定的延迟单元构成，延迟时间为m t a 。此处，m 为参与工作的延迟单元的个数，1 1 为延迟线中总的延迟单元个数，m n 。t a 为延迟 单元的延迟，其值是个固定值，仅仅取决工艺，延迟时间正比于m 。鉴相器将监 测到的输入和输出的相位差送入计数器，计数器在此基础上加一或减一，进而使 延迟线中参与工作的延迟单元个数m 加一或减一，以此控制延迟时间m t a 的增加 或减少。这个过程将被重复执行，直到输入和输出的相差为零( 即3 6 0 0 ) 。 由以上介绍可以看出，数字d l l 的延迟线结构比模拟的延迟线结构要简单。 延迟单元的延迟量可以是仅由工艺决定的门延迟，设计和调整非常容易。同时， 简单的结构使得它受电压和环境的影响比较小，工作比较稳定。它的缺点是，延 迟线的长度比数模混合d l l 的长的多，延迟线的总个数n 决定了d l l 的最低调整 第三章锁相环和延迟锁相环的基本原理 频率。 ，1 ，m i n = _ ( 3 1 8 ) n f d 可见，n 与需要调整的输入信号最低频率成反比，从而使得纯数字d l l 的芯 片面积比数模混合d l l 要大一些。 模拟d l l 的特点是实现比较复杂，但可以获得更好的时钟抖动性能。其另外 一个特点是需要使用饱和电流源，当电源电压降低时，模拟d l l 器件会遇到电压 死区问题。数字d l l 无电压死区问题，只要提供的电压可以使数字逻辑电平翻转 即可。 数字d l l 的特点是面积比模拟d l l 大，但是它需要的电源电压更低、功耗明 显减少。其次，数字d l l 主要部件是数字延迟线，它通常由简单的数字逻辑单元 构成，这大大简化设计难度并利于工艺移植。再次，由于数字d l l 的相位信息以 数字状态存储，可以很快从睡眠模式中被唤醒。因此，数字d l l 在许多时钟对准 应用场合比模拟d l l 更具有吸引力。 3 3 本章小结 本章简单地对锁相环的概念进行了概述，然后对锁相环的原理与构架进行了 研究，并分析了影响锁相环性能的基本因素。在分析锁相环的基础上对延迟锁相 环的概念进行论述，然后对模拟延迟锁相环和数字延迟锁相环的结构进行分析讨 论，讲述了它们各自的工作原理及其特性，为下面的章节的研究奠定了基础。 第四章数字延迟锁相环设计 第四章数字延迟锁相环设计 数字延时锁相环即d l l ，作为一种优良时钟管理方式，它可以消除时钟偏斜 ( s k e w ) ，同时还可以对时钟进行锁相、倍频、分频、移相等一系列操作。本章将 根据实际项目电路详细讲述d l l 的电路原理图、电路结构图以及其具体实现的电 路和电路的仿真过程。 4 1 本项目中数字延迟锁相环概述 四个d l l ，分别位于芯片内部的四个脚上，这些d l l 可以被用来实现一些电路 以完善和简化系统级设计，比如提供输入时钟的零传播延迟、低时钟相位差和高 级时钟区域控制等。尤其在时钟频率比较高，时序要求比较严格的应用时候，它 可以有效的消除延时与降低时钟偏斜。 每一个d l l 可以驱动两个全局时钟，全局时钟分布网络可以根据不同的负 载，将时钟相位差最小化。通过观察一个d l l 输出时钟，它可以在网络中补偿延 迟，有效的消除了设备内从外部输入端口到时钟装载的延迟。 除了根据用户的原时钟信号提供零延迟，d l l 还可以提供原时钟信号的倍频 信号，如二倍频时钟和1 8 0 0 相移的倍频时钟。它还可以对时钟信号进行分频如： 1 5 、2 、2 5 、3 、4 、5 、8 、1 6 分频。 d l l 同时还可以提供固定相位差的时钟，如0 0 、9 0 0 、1 8 0 0 、2 7 0 0 的输出时钟， 另外，d l l 可以被用作时钟镜像，通过驱动d l l 芯片外的输出，然后反馈，这样 d l l 可以降低多个设备间的时钟相位差。 4 2 本项目所采用的数字延迟锁相环的结构框图与原理 4 2 1 简化d l l 的原理与基本框图 d l l 的工作原理是：在输入时钟和反馈时钟中插入延迟，直到两个时钟上升 沿相同，使得他们同步。在输入时钟和反馈时钟上升边沿同时到达时，d l l 锁存。 下面将先介绍一个简化了的d l l 结构图( 图4 1 ) 来说明它的基本工作原理。 简化的d l l 包括一个可变延迟线( v a r i a b l ed e l a yl i n e ) 和控制逻辑( c o n t r o l l o g i c ) 。可边延迟线可以通过电压控制的延迟或一系列离散延迟成分建立，它用 来产生一个相对输入信号c l ki n 延迟了的时钟c l ko u t 。时钟分布网络在所有 f p g a 中基于d l l 的时钟网络的设计 内部寄存器时钟和c l f d z b 脚反馈时钟之间分布。控制逻辑( c o n t r o ll o g i c ) 检测输 入时钟和反馈时钟相位差别来调节延迟线的延时。 c 图4 - i 简化d l l 结构图 它工作的原理：就是在时钟输入和时钟输出之间插入延时直到两个时钟上升 沿相同，使得他们同步。在输入时钟和反馈时钟边沿在一条直线上后，d l l 锁存。 电路直蛩j d l l 锁存之后才开始初始工作，所以两个时钟无区别。所以d l l 的输出 时钟补偿了时钟信号在网络的分布延迟，有效的消除了源时钟和负载之间的延迟。 4 2 2 数字d l l 的结构框图与原理 本论文所设计的数字延迟锁相环的电路结构如图4 2 所示，它主要由鉴相器、 可调延时线，控制器以及输出数据选择器组成。其中4 个次可调延迟线与一级鉴相 器组成时钟移相器，一级鉴相器采集次延迟单元第一级的输入时钟和最后一级的 输出时钟，根据鉴相结果调整次可调延迟单元的延时，使时钟延时一个周期，从 而使时钟每经过一个延迟单元，相移9 0 度。( 这些相移的时钟可以根据实际需要 有输出选择器产生所需要的各种类型的时钟) 因此按具体功能模块划为可分为鉴相器、主调延迟线、输出选择器，时钟移 相器以及控制器。 第四章数字延迟锁相环设计 图牝d l l 详细框图 它的基本原理是：时钟由c l ki n 输入进入d l l 的主可调延迟线，产生这个源 时钟信号的延时